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41. 发明专利

JP2014099684A Input circuit 审中-公开
标题翻译：输入电路
公开(公告)号：JP2014099684A
公开(公告)日：2014-05-29
申请号：JP2012249182
申请日：2012-11-13
申请人： Fujitsu Semiconductor Ltd , 富士通セミコンダクター株式会社
发明人： UNO OSAMU
IPC分类号： H03K19/0175
CPC分类号： H03K3/3565
摘要： PROBLEM TO BE SOLVED: To provide an input circuit that can suppress an increase in a signal propagation delay time.SOLUTION: An input circuit 10 includes a P channel MOS transistor TP1 having a first terminal connected to a power line L1 and a second terminal connected to a node N2, and a P channel MOS transistor TP2 having a first terminal connected to the node N2 and a second terminal connected to a node N1. The input circuit 10 includes an N channel MOS transistor TN1 having a first terminal connected to the node N1 and a second terminal connected to a node N3, and an N channel MOS transistor TN2 having a first terminal connected to the node N3 and a second terminal connected to a power line L2. The transistors TP1, TP2, TN1, TN2 have gate terminals fed with an input signal Vin. The input circuit 10 includes a control circuit 15 for controlling potentials of the nodes N2, N3 on the basis of the input signal Vin and a voltage V1 of the node N1.
摘要翻译：要解决的问题：提供可以抑制信号传播延迟时间增加的输入电路。解决方案：输入电路10包括具有连接到电力线L1的第一端子和连接到电源线L1的第二端子的P沟道MOS晶体管TP1 到节点N2，以及具有连接到节点N2的第一端子和连接到节点N1的第二端子的P沟道MOS晶体管TP2。输入电路10包括具有连接到节点N1的第一端子和连接到节点N3的第二端子的N沟道MOS晶体管TN1和具有连接到节点N3的第一端子的N沟道MOS晶体管TN2和第二端子连接到电力线L2。晶体管TP1，TP2，TN1，TN2具有馈给输入信号Vin的栅极端子。输入电路10包括用于基于输入信号Vin和节点N1的电压V1来控制节点N2，N3的电位的控制电路15。

42. 发明专利

JP5421075B2 Input circuit 有权
公开(公告)号：JP5421075B2
公开(公告)日：2014-02-19
申请号：JP2009258413
申请日：2009-11-11
申请人：セイコーインスツル株式会社
发明人：太郎山▲崎▼ , 文靖宇都宮
IPC分类号： H03K19/0175 , H03K17/30 , H03K17/687
CPC分类号： H03K19/00384 , H03K3/011 , H03K3/3565

43. 发明专利

JP2012231458A Clock generation circuit and imaging apparatus 有权
标题翻译：时钟生成电路和成像装置
公开(公告)号：JP2012231458A
公开(公告)日：2012-11-22
申请号：JP2012086424
申请日：2012-04-05
申请人： Olympus Corp , オリンパス株式会社
发明人： HAGIWARA YOSHIO , YAMAZAKI SUSUMU
IPC分类号： H03K5/01 , H03K19/0175 , H04N5/374 , H04N5/378
CPC分类号： H03K3/3565 , H03M1/14 , H03M1/56 , H04N5/378
摘要： PROBLEM TO BE SOLVED: To provide a similar function to a Schmitt trigger circuit and reduce a through current beyond the Schmitt trigger circuit.SOLUTION: An inverter circuit INV1 has a first circuit threshold lower than a circuit threshold of the preceding circuit, and receives an input clock output from the preceding circuit to output a first output signal depending on a logical state of the input clock and the first circuit threshold. An inverter circuit INV2 has a second circuit threshold higher than the circuit threshold of the preceding circuit, and receives the input clock output from the preceding circuit to output a second output signal depending on the logical state of the input clock and the second circuit threshold. A switch circuit SW receives the first output signal and the second output signal and outputs as an output clock either of a first voltage and a second voltage corresponding to different logical states when logical states of the first output signal and the second output signal change from different states to the same state.
摘要翻译：要解决的问题：提供与施密特触发电路相似的功能，并减少超过施密特触发电路的通过电流。解决方案：逆变器电路INV1具有低于先前电路的电路阈值的第一电路阈值，并且接收从前一电路输出的输入时钟，以根据输入时钟的逻辑状态输出第一输出信号;以及第一个电路门限。逆变器电路INV2具有比先前电路的电路阈值高的第二电路阈值，并且接收从前一电路输出的输入时钟，以根据输入时钟的逻辑状态和第二电路阈值输出第二输出信号。当第一输出信号和第二输出信号的逻辑状态从不同的状态变化时，开关电路SW接收第一输出信号和第二输出信号，并输出对应于不同逻辑状态的第一电压和第二电压的输出时钟状态到相同的状态。版权所有（C）2013，JPO＆INPIT

44. 发明专利

JP4689280B2 Sensitivity adjustment function with Schmitt trigger circuit and a semiconductor device provided with the same 有权
公开(公告)号：JP4689280B2
公开(公告)日：2011-05-25
申请号：JP2005008310
申请日：2005-01-14
申请人：ルネサスエレクトロニクス株式会社
发明人：幸雄小澤
IPC分类号： H03K3/027 , H03K3/353 , H03K5/1252
CPC分类号： H03K3/3565 , H03K3/013

46. 发明专利

JP2009151932A Low-power high-performance memory circuit and related method 审中-公开
标题翻译：低功率高性能存储器电路及相关方法
公开(公告)号：JP2009151932A
公开(公告)日：2009-07-09
申请号：JP2009087260
申请日：2009-03-31
申请人： Regents Of The Univ Of California , ザリージェンツオブザユニバーシティオブカリフォルニアThe Regents of The University of California
发明人： KANG SUNG-MO , YOO SEUNG-MOON
IPC分类号： G11C11/412 , G11C11/41 , G11C11/413 , G11C11/418 , H03K3/012 , H03K3/356 , H03K3/3565 , H03K19/00
CPC分类号： H03K3/3565 , G11C11/412 , G11C2207/2227 , H03K3/012 , H03K3/356156 , H03K19/0016
摘要： PROBLEM TO BE SOLVED: To provide an integrated circuit in which power consumption is reduced and a chip area is reduced. SOLUTION: The integrated circuit includes: a first NMOS transistor; a first PMOS transistor; a second NMOS transistor; a second PMOS transistor; a first bias voltage node coupled to the first source/drain of the second PMOS; a third bias voltage node coupled to the gate of the first PMOS transistor; a fourth bias voltage node coupled to the gate of the first PMOS transistor; a pull-up node coupling the second source/drain of the first NMOS transistor to the first source/drain of the first PMOS transistor; a pull-down node coupling the second source/drain of the second PMOS transistor to the first source/drain of the second NMOS transistor; an input node; a storage node coupling the second source/drain of the first PMOS transistor to the second source/drain of the second NMOS transistor; and an output node. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供降低功耗并减少芯片面积的集成电路。该解决方案：集成电路包括：第一NMOS晶体管; 第一PMOS晶体管; 第二NMOS晶体管; 第二PMOS晶体管; 耦合到第二PMOS的第一源极/漏极的第一偏置电压节点; 耦合到所述第一PMOS晶体管的栅极的第三偏置电压节点; 耦合到所述第一PMOS晶体管的栅极的第四偏置电压节点; 将第一NMOS晶体管的第二源极/漏极耦合到第一PMOS晶体管的第一源极/漏极的上拉节点; 将第二PMOS晶体管的第二源极/漏极耦合到第二NMOS晶体管的第一源极/漏极的下拉节点; 输入节点; 存储节点，将第一PMOS晶体管的第二源极/漏极耦合到第二NMOS晶体管的第二源极/漏极; 和输出节点。版权所有（C）2009，JPO＆INPIT

47. 发明专利

JP2008211707A Input circuit 审中-公开
标题翻译：输入电路
公开(公告)号：JP2008211707A
公开(公告)日：2008-09-11
申请号：JP2007048445
申请日：2007-02-28
申请人： Nec Electronics Corp , Necエレクトロニクス株式会社
发明人： KAWASHIMA SHINJI , DOI KAZUNORI
IPC分类号： H03K19/0175 , H03K17/30 , H03K19/0948
CPC分类号： H03K3/3565
摘要： PROBLEM TO BE SOLVED: To improve a through current flowing between a supply voltage and a ground potential in an input circuit so as to reduce current consumption of a semiconductor integrated circuit provided with the input circuit.
SOLUTION: In an input circuit 20, connectively between a supply voltage and a ground potential, two resistors 21, 22 one of which 21 is connected in parallel to the other 22 via a PMOS transistor 25 are connected in series to two NMOS transistors 23, 24 which are controlled by an input voltage and one of which 22 is connected in parallel to the other 24 via an NMOS transistor 26, and a potential on a point of the series connection is outputted as an output voltage through an inverter 27, while the PMOS transistor 25 and the NMOS transistor 26 are complementarily controlled by the output potential of the inverter 27 so as to have hysteresis characteristics.
COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：为了改善在输入电路中的电源电压和接地电位之间流动的贯通电流，以便减少设置有输入电路的半导体集成电路的电流消耗。解决方案：在输入电路20中，连接在电源电压和接地电位之间，其中一个21经由PMOS晶体管25与另一个22并联连接的两个电阻器21,22串联连接到两个NMOS 晶体管23,24由输入电压控制，其中一个22经由NMOS晶体管26与另一个24并联连接，并且串联连接点上的电位通过反相器27输出作为输出电压而PMOS晶体管25和NMOS晶体管26由逆变器27的输出电位互补地控制，具有滞后特性。版权所有（C）2008，JPO＆INPIT

48. 发明专利

JP2005354207A Level shifter, level conversion circuit, and semiconductor integrated circuit 有权
标题翻译：水平变换器，电平转换电路和半导体集成电路
公开(公告)号：JP2005354207A
公开(公告)日：2005-12-22
申请号：JP2004170310
申请日：2004-06-08
申请人： Nec Electronics Corp , Necエレクトロニクス株式会社
发明人： OZAWA YUKIO
IPC分类号： H03K17/22 , H03K3/356 , H03K3/3565 , H03K19/0175 , H03K19/0185
CPC分类号： H03K3/3565 , H03K3/356113
摘要： PROBLEM TO BE SOLVED: To provide a level shifter circuit for preventing malfunctions of an output buffer at application of power, with respect to a semiconductor integrated circuit having multiple power supplies. SOLUTION: N-type transistors; acting as reset transistors on the occurrence of interruption of an internal power supply, are connected respectively to both drain terminals of P-type transistors in latch connection in a level shifter. Further, the gate of the N-type transistor for actually executing resetting is driven by a sense circuit of an internal power supply level, the gate of the N-type transistor not used for the resetting is connected to GND, and the connection destinations of both the N-type transistors can be properly replaced by a minimum wire change in response to the setting state. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：解决的问题：相对于具有多个电源的半导体集成电路，提供用于防止输出缓冲器在施加电力时的故障的电平移位器电路。解决方案：N型晶体管; 在内部电源的中断发生时作为复位晶体管分别连接在电平移位器的锁存连接中的P型晶体管的两个漏极端子。此外，用于实际执行复位的N型晶体管的栅极由内部电源电平的检测电路驱动，未用于复位的N型晶体管的栅极连接到GND，并且连接目的地响应于设定状态，N型晶体管都可以被最小的线变化适当地替换。版权所有（C）2006，JPO＆NCIPI

49. 发明专利

JP2005229171A Hysteresis type input circuit 有权
标题翻译：滞后型输入电路
公开(公告)号：JP2005229171A
公开(公告)日：2005-08-25
申请号：JP2004033239
申请日：2004-02-10
申请人： Texas Instr Japan Ltd , 日本テキサス・インスツルメンツ株式会社
发明人： KAMEI SOICHIRO
IPC分类号： H03K5/08 , H03K3/013 , H03K3/3565 , H03K5/1252
CPC分类号： H03K3/013 , H03K3/3565
摘要： PROBLEM TO BE SOLVED: To secure a stable hysteresis characteristic and to prevent unnecessary pulse waveform from being transmitted to a post-stage circuit. SOLUTION: A hysteresis circuit 10 comprises three inverters 40, 42, 44. A node N B in the hysteresis circuit 10 is connected to an input terminal of a transition detection section 14 of a transmission control section 12. The transition detection section 14 detects a timing of start of output inversion and a transition end timing in the hysteresis circuit 10 in response to a level V B of the node N B to control activation/deactivation of an inverter 50 on a signal transmission line. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：确保稳定的滞后特性并防止不必要的脉搏波形传输到后级电路。解决方案：滞环电路10包括三个反相器40,42,44。迟滞电路10中的节点N SB SB连接到变速器控制的转换检测部分14的输入端转换检测部分14响应于节点N B 的电平V SB B检测滞后电路10中的输出反转开始和转移结束定时的定时， SB>以控制信号传输线上的逆变器50的激活/去激活。版权所有（C）2005，JPO＆NCIPI

50. 发明专利

JP2004531154A Input pad with improved noise immunity and power characteristics 审中-公开
公开(公告)号：JP2004531154A
公开(公告)日：2004-10-07
申请号：JP2003506101
申请日：2002-06-11
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィKoninklijke Philips Electronics N.V.
发明人：ネアー、ムクシュ
IPC分类号： H03K19/003 , H03K3/012 , H03K3/3565 , H03K17/0812 , H03K17/0814 , H03K17/10 , H03K19/0175 , H03K19/0185
CPC分类号： H03K3/3565 , H03K3/012 , H03K17/08122
摘要：マルチ電圧環境入力パッドは、シュミットトリガである。これは、レベルシフタ回路（Ａ）と、バッファ回路（Ｂ）とを備える。バッファ回路Ｂは、少なくとも２つの反対のタイプのトランジスタ（６、７）を備えるインバータと、これらに続く反対のタイプの二重の可制御分圧器（８、１０；４、５、９）とを備える。各可制御分圧器（８、１０；４、５、９）は、少なくとも２つの可制御分圧器入力と、１つの可制御分圧器出力とを備える。それぞれの可制御分圧器（８、１０；４、５、９）において、入力のうちの一方は、レベルシフタ回路（Ａ）の出力（１６）に接続され、入力のうちの他方は、インバータの出力（１４）に接続される。それぞれの可制御分圧器（８、１０；４、５、９）において、分圧器出力は、インバータの対応するタイプのトランジスタ（６、７）の電流入力接続に接続される。レベルシフタ回路（Ａ）は、直列パストランジスタ（２）と、これに並列して、トランジスタキャパシタ（１５）とを備える。更に、トランジスタキャパシタ（１８）が、インバータの出力と２つの可制御分圧器（８、１０；４、５、９）のうちの１つの出力との間に接続される。

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