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31. 发明专利

JP3655403B2 Data processing equipment 失效
公开(公告)号：JP3655403B2
公开(公告)日：2005-06-02
申请号：JP23614096
申请日：1996-09-06
申请人：株式会社ルネサステクノロジ
发明人：淳木内 , 雄治波多野 , 泰赤尾 , 孝樹野口 , 志朗馬場 , 徹馬路
IPC分类号： G06F5/01 , G06F7/00 , G06F7/76 , G06F9/302 , G06F9/312 , G06F9/34 , G06F9/38 , G06F15/78 , G06F17/10
CPC分类号： G06F9/30014 , G06F9/30036 , G06F9/30043

32. 发明专利

JP2005141780A Computer system 有权
标题翻译：电脑系统
公开(公告)号：JP2005141780A
公开(公告)日：2005-06-02
申请号：JP2005043359
申请日：2005-02-21
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： SENTER CHERYL , WANG JOHANNES
IPC分类号： G06F12/08 , G06F9/30 , G06F9/312 , G06F9/318 , G06F9/34 , G06F9/38 , G06F12/00
CPC分类号： G06F9/3826 , G06F9/3004 , G06F9/30043 , G06F9/30087 , G06F9/30167 , G06F9/3816 , G06F9/3824 , G06F9/3834 , G06F9/3853
摘要： PROBLEM TO BE SOLVED: To evade an occurrence of a data error due to dependency and to execute a plurality of instructions out of order like parallel processing. SOLUTION: The computer system comprises an instruction fetch unit (106) and an execution unit (107) for executing an instruction out of order. The execution unit comprises a register file, a plurality of function units, a first bus for transferring data from the register file to the plurality of function units, a second bus for transferring data from these function units to the register file, and a loading/storing unit adapted so as to request loading of all instructions in an instruction window to a memory system out of order, and request storing of all the instructions in the instruction window in order. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：避免由于依赖性而导致的数据错误的发生，并且像并行处理一样执行多个指令。解决方案：计算机系统包括用于执行无序指令的指令提取单元（106）和执行单元（107）。执行单元包括寄存器文件，多个功能单元，用于将数据从寄存器文件传送到多个功能单元的第一总线，用于将数据从这些功能单元传送到寄存器文件的第二总线，以及加载/ 存储单元，以便请求将命令窗口中的所有指令加载到存储器系统中，并请求将所有指令按顺序存储在指令窗口中。版权所有（C）2005，JPO＆NCIPI

33. 发明专利

JP2005050371A Computer system 有权
标题翻译：电脑系统
公开(公告)号：JP2005050371A
公开(公告)日：2005-02-24
申请号：JP2004273803
申请日：2004-09-21
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： SENTER CHERYL , WANG JOHANNES
IPC分类号： G06F12/08 , G06F9/30 , G06F9/312 , G06F9/318 , G06F9/34 , G06F9/38 , G06F12/00
CPC分类号： G06F9/3826 , G06F9/3004 , G06F9/30043 , G06F9/30087 , G06F9/30167 , G06F9/3816 , G06F9/3824 , G06F9/3834 , G06F9/3853
摘要： PROBLEM TO BE SOLVED: To carry out a load request to a memory system in an out-of-order manner in relation to all instructions in an instruction window and to carry out a store request in an in-order manner in relation to all the instructions in the instruction window. SOLUTION: This computer system is provided with : an address collision means for detecting whether address collision and writing pending are present among a plurality of instructions or not to carry out a load request when they are not detected; and a load/store unit 205 including an address path 220 for controlling addresses related to a plurality of the instructions to provide the addresses to the memory system in response to the output of the address collision means, and a data path 210 for aligning load and store data from the memory system to return them. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：针对指令窗口中的所有指令以无序的方式对存储器系统执行加载请求，并且以有序的方式执行存储请求到指令窗口中的所有说明。解决方案：该计算机系统具有：地址冲突装置，用于检测在多个指令中是否存在地址冲突和写入挂起，还是不在未检测到时执行加载请求; 以及加载/存储单元205，其包括地址路径220，用于响应于地址冲突装置的输出而控制与多个指令相关的地址以向存储器系统提供地址;以及数据路径210，用于对准负载和存储来自存储器系统的数据以返回它们。版权所有（C）2005，JPO＆NCIPI

34. 发明专利

JP2005025788A Computer system 有权
标题翻译：电脑系统
公开(公告)号：JP2005025788A
公开(公告)日：2005-01-27
申请号：JP2004306379
申请日：2004-10-21
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： SENTER CHERYL , WANG JOHANNES
IPC分类号： G06F12/08 , G06F9/30 , G06F9/312 , G06F9/318 , G06F9/34 , G06F9/38 , G06F12/00
CPC分类号： G06F9/3826 , G06F9/3004 , G06F9/30043 , G06F9/30087 , G06F9/30167 , G06F9/3816 , G06F9/3824 , G06F9/3834 , G06F9/3853
摘要： PROBLEM TO BE SOLVED: To evade the occurrence of data errors due to dependence and to execute a plurality of instructions out of order like parallel processing. SOLUTION: The computer system comprises an instruction fetch unit (106) and an execution unit (107) for executing instructions out of order. The execution unit (107) comprises a register file, a plurality of function units, a 1st bus for transferring data from the register file to the plurality of function units, a 2nd bus for transferring data from these function units to the register file, and loading/storing unit suited so as to request the loading of all instructions in an instruction window to a memory system out of order and the storing of all the instructions in the instruction window in order. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：避免由于依赖性而导致的数据错误的发生，并且像并行处理一样执行多个指令。解决方案：计算机系统包括用于执行无序指令的指令获取单元（106）和执行单元（107）。执行单元（107）包括寄存器文件，多个功能单元，用于将数据从寄存器文件传送到多个功能单元的第一总线，用于将数据从这些功能单元传送到寄存器文件的第二总线，以及加载/存储单元，以便请求将指令窗口中的所有指令加载到存储器系统中，并且顺序地存储在指令窗口中的所有指令。版权所有（C）2005，JPO＆NCIPI

35. 发明专利

JP2004527054A A method and apparatus for processing instructions in a computer system 有权
公开(公告)号：JP2004527054A
公开(公告)日：2004-09-02
申请号：JP2002589971
申请日：2001-12-21
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人：エカナドハム、カタムリ , パットナイク、プラタプ、チャンドラ , ビラルディ、ジアンフランコ
IPC分类号： G06F9/30 , G06F9/312 , G06F9/34 , G06F9/38
CPC分类号： G06F9/30043 , G06F9/383 , G06F9/3834 , G06F9/3885
摘要：【課題】パイプライン形態で処理しうるメモリ要求を無限個発行しうるプロセッサを構築する。
【解決手段】コンピュータ・システムにおいて、（１）高度にパイプライン化したメモリに発行する要求の個数を最大化し、唯一の限界がプログラムにおけるデータ依存性のみであるようにするとともに、（２）メモリ（１０）への対応するライトより前のメモリからのリードを避けうるようにメモリ命令を発行し実行する方法と装置を提供する。メモリ命令は明示的に移動（ｍｏｖｅ）命令（２１）を使用してメモリに対するリードとライトを構成する。これにより、プロセッサ（９）におけるデータ記憶の限界を避けることができる。メモリ要求は完全な情報を運ぶように構成する。これにより、メモリが要求されたデータを返したらすぐにメモリ要求を処理することが可能になる。メモリは多数の領域に分割する。各領域はフェンス・カウンタ（１８）に関連付けられている。あるメモリ領域用のフェンス・カウンタは当該メモリ領域を目標とするメモリ命令を発行するごとにインクリメントし、当該メモリ領域へのライトが存在するごとにデクリメントする。フェンス命令を発行したら、フェンス命令が特定しているメモリ領域用のカウンタがしきい値を超えている場合にはさらなるメモリ命令（２３）を発行しない。未決の発行済み命令を十分な個数実行すると、カウンタはしきい値未満にデクリメントされているから、さらなる命令を発行することができる。
【選択図】図１

36. 发明专利

JP2004062908A Method and system for controlling instantaneous delay of control venture load using dynamic delay operation information 有权
公开(公告)号：JP2004062908A
公开(公告)日：2004-02-26
申请号：JP2003273510
申请日：2003-07-11
申请人： Hewlett-Packard Development Co Lp , ヒューレット−パッカードデベロップメントカンパニーエル.ピー.
发明人： JONATHAN K ROSS , MORRIS DALE
IPC分类号： G06F9/38 , G06F9/30 , G06F9/312
CPC分类号： G06F9/3865 , G06F9/383 , G06F9/3842
摘要： PROBLEM TO BE SOLVED: To determine whether an arithmetic operation with a long waiting time is delayed, etc. during the execution of a control venture load instruction.
SOLUTION: When the arithmetic operation with a long waiting time becomes necessary during the execution of the control venture load instruction, a venture load acceleration and delay table is retrieved by searching for an entry corresponding to the instruction. When the entry exists, the arithmetic operation with the long waiting time is delayed. When no entry corresponding to the instruction is found in the table, the arithmetic operation with the long waiting time is immediately started. When a non-venture instruction (including chk.s) uses the result of the venture load, the table is searched and a corresponding entry is eliminated from the venture load acceleration and delay table for indicating that the result of the instruction is recently used by a program.
COPYRIGHT: (C)2004,JPO

37. 发明专利

JP2004062220A Information processor, method of processing information, and program converter 审中-公开
公开(公告)号：JP2004062220A
公开(公告)日：2004-02-26
申请号：JP2002215394
申请日：2002-07-24
申请人： Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
发明人： YAMAMOTO YASUNORI
IPC分类号： G06F9/42 , G06F9/30 , G06F9/312 , G06F9/318 , G06F9/32 , G06F9/40 , G06F12/00 , G06F12/02
CPC分类号： G06F9/30181 , G06F9/30043 , G06F9/30054 , G06F9/30134 , G06F9/4425
摘要： PROBLEM TO BE SOLVED: To enhance using efficiency of a stack memory in an information processor.
SOLUTION: This information processor 200 is provided with a compression part 240 for discriminating, in a decoder, whether compression information wherein a content of a guarantee register is compressed to indicate evacuation to the stack memory 231 in accompaniment to calling-out of a prescribed function exists in a machine language program, and for compressing the content of the guarantee register to be evacuated to the stack memory 231, when the compression information exists, and an extension part 260 for discriminating, in the decoder, whether extension information wherein the content of the stack memory 231 is extended to indicate restoration to the guarantee register in accompaniment to finish of the calling-out of the prescribed function exists in the machine language program, and for extending the content of the stack memory 231 to be restored to the guarantee register, when the extension information exists.
COPYRIGHT: (C)2004,JPO

38. 发明专利

JP2004501470A Generation of memory addresses using the scheme register 审中-公开
公开(公告)号：JP2004501470A
公开(公告)日：2004-01-15
申请号：JP2002504586
申请日：2001-03-22
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィKoninklijke Philips Electronics N.V.
发明人：ジャン、フランソワ、デュボック
IPC分类号： G06F9/34 , G06F9/312 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/38 , G06F12/02
CPC分类号： G06F9/30043 , G06F9/345 , G06F9/355 , G06F9/3885
摘要：本発明による回路配列および方法は、スキームレジスタ（５０）を用いて、複数の間接アドレスレジスタ（４４）の中から、格納されているメモリアドレスをそれから取り出すべき一つを選択する。命令内に、その命令の処理の際に用いるべきアドレスが格納されている特定の間接アドレスレジスタ（４４）の位置を格納する代わりに、命令は、スキームレジスタ（５０）の位置を識別し、これを介して、格納されているアドレスを取り出すためにアクセスすべき複数の利用可能な間接アドレスレジスタ（４４）の内の一つを識別するする。スキームレジスタ（５０）は、例えば、デジタル信号処理アプリケーションにおいて、ＤＳＰ命令内に複数の独立なアドレスを効率的に符号化するために用いられる。スキームレジスタ（５０）内には、一つの実施例においては、間接アドレスレジスタ（４４）を識別する情報以外の追加の情報は格納されないが、ただし、追加の情報、例えば、事後修正および／あるいはアクセスタイプ情報を格納し、異なる独立に生成されるアドレスに対して独立な事後修正およびアクセスのタイプを指定することもできる。

39. 发明专利

JP2003330702A Data extracting/inserting method of dsp, data extracting/ inserting device, and dsp 有权
标题翻译： DSP，数据提取/插入设备和DSP的数据提取/插入方法
公开(公告)号：JP2003330702A
公开(公告)日：2003-11-21
申请号：JP2003117662
申请日：2003-04-22
申请人： Samsung Electronics Co Ltd , 三星電子株式会社
发明人： CHUNG SEUNG JAE , KIM YONG-CHUN
IPC分类号： G06F7/00 , G06F7/76 , G06F9/308 , G06F9/312 , G06F9/315 , G06F12/00 , G06F12/02 , G06F13/00
CPC分类号： G06F9/30018 , G06F9/30032 , G06F9/30043
摘要： PROBLEM TO BE SOLVED: To provide a data extracting/inserting method of and a data extracting/inserting device for DSP.
SOLUTION: The data extracting or inserting method of DSP has a source resistor and a target resistor, and uses a position value indicating a reference position of data extraction and an offset value indicating size of the extracted data to extract or insert data from the source resistor into the target resistor. When a data packet must be continuously extracted or inserted, not by byte or word in size, the data extracting or inserting method and the data extracting/ inserting device can save a memory by efficiently and continuously extracting and inserting the data packet. They have such an advantage.
COPYRIGHT: (C)2004,JPO
摘要翻译：要解决的问题：提供用于DSP的数据提取/插入方法和数据提取/插入装置。解决方案：DSP的数据提取或插入方法具有源电阻和目标电阻，并使用指示数据提取的参考位置的位置值和指示提取的数据的大小的偏移值来提取或插入数据源电阻进入目标电阻。当数据包必须连续地提取或插入时，不是以字节或字为单位，所以数据提取或插入方法和数据提取/插入装置可以通过有效且连续地提取和插入数据包来保存存储器。他们有这样的优势。版权所有（C）2004，JPO

40. 发明专利

JP2003177960A ARITHMETIC UNIT AND STORAGE DEVICE 审中-公开
公开(公告)号：JP2003177960A
公开(公告)日：2003-06-27
申请号：JP2001378891
申请日：2001-12-12
申请人： MATSUSHITA ELECTRIC IND CO LTD
发明人： KUROUMARU SHIYUNICHI
IPC分类号： G06F7/00 , G06F9/312 , G06F9/345 , G06F9/38 , G06F12/00
摘要： PROBLEM TO BE SOLVED: To provide an arithmetic unit which can have its performance improved and its power consumption reduced by suppressing the load of data transfer as much as possible. SOLUTION: An address generating means 1 generates an address signal Aa and read enable signals RE1a and RE2a for data Da to be operated and generates an address signal Ab and read enable signals RE1b and RE2b for data Db to be operated, therefore the means 1 does not control the output of data by source memories 21 and 22, but controls the output of data from the source memories 21 and 22 by the data to be operated. The load of the data transfer can be suppressed to improve the performance and reduce the power consumption of the arithmetic unit. COPYRIGHT: (C)2003,JPO

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