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31. 发明专利

JP5031847B2 Digital linear transmitter architecture 有权
公开(公告)号：JP5031847B2
公开(公告)日：2012-09-26
申请号：JP2009541703
申请日：2007-12-14
申请人：イセラ・カナダ・ユーエルシー
发明人：アブデラティフ・ベラウアー , タジンダー・マンク
IPC分类号： H04B1/04 , H03M1/68 , H03M3/02 , H04L27/36
CPC分类号： H03M1/68 , H03M1/745 , H03M3/50 , H03M7/3004

32. 发明专利

JP4476459B2 Signal processing circuit 有权
公开(公告)号：JP4476459B2
公开(公告)日：2010-06-09
申请号：JP2000271030
申请日：2000-09-07
申请人：フリースケールセミコンダクターインコーポレイテッド
发明人：マイケル・アール・メイ
IPC分类号： H03M3/02 , H04N5/14 , H03M3/04 , H03M7/36
CPC分类号： H03M3/372 , H03M3/50 , H03M7/3026 , H03M7/304

33. 发明专利

JP2010514279A Digital linear transmitter architecture 有权
公开(公告)号：JP2010514279A
公开(公告)日：2010-04-30
申请号：JP2009541703
申请日：2007-12-14
申请人：イセラ・カナダ・ユーエルシー
发明人：アブデラティフ・ベラウアー , タジンダー・マンク
IPC分类号： H04B1/04 , H03M1/68 , H03M3/02 , H04L27/36
CPC分类号： H03M1/68 , H03M1/745 , H03M3/50 , H03M7/3004
摘要：無線周波数信号のデジタル−アナログ変換のためのデジタル線形送信器は、無線装置の送信経路において、デルタシグマ（ΔΣ）デジタル−アナログ変換器（ＤＡＣ）と、加重信号デジタル−アナログ変調器と有している。 ΔΣ ＤＡＣは、オーバーサンプリングされた信号の下位ビットを変換するとともに、加重信号デジタル−アナログ変調器は、オーバーサンプリングされた上位ビットを変換する。送信器コアは、オーバーサンプリングされた変調デジタル信号を供給するコンポーネントを有し、次いで、対応するアナログ信号を生成するのに先立って、オーバーサンプリングされた信号の１次オーダーフィルタリングを行う。前記装置および方法は、無線ＲＦ装置の送信器コアアーキテクチャにおいて、アナログコンポーネントを減少させるとともに、デジタルコンポーネントを増加させる。

34. 发明专利

JP4440539B2 Sigma - analog converter - digital using a delta-loop and feedback dac model 有权
公开(公告)号：JP4440539B2
公开(公告)日：2010-03-24
申请号：JP2002531617
申请日：2001-09-26
申请人：テラダイン・インコーポレーテッドTeradyne Incorporated
发明人：シーン，ティモシー・ダブリュー
IPC分类号： H03M3/04
CPC分类号： H03M3/322 , H03M3/50

35. 发明专利

JP2006516377A A signal processing system modulates the baseband noise, reducing noise aliasing 审中-公开
公开(公告)号：JP2006516377A
公开(公告)日：2006-06-29
申请号：JP2006501064
申请日：2004-01-21
申请人：シーラスロジック,インコーポレイテッドCirrus Logic,Inc.
发明人：マルジョリーアール．プリッシュ， , ステファンティー．ホダップ， , ジョンエル．メランソン， , ギリエヌ．ケー．ランガン，
IPC分类号： H03M3/02 , H03F1/02 , H03F1/26 , H03F3/21 , H03F3/217 , H03F3/38 , H03M3/04
CPC分类号： H03M3/34 , H03F1/02 , H03F1/26 , H03F3/211 , H03F3/217 , H03F3/2175 , H03F3/38 , H03F2200/331 , H03M3/50
摘要：デジタルアナログ変換器（ＤＡＣ）システムでは、対象信号のベースバンドから１／ｆ雑音とその他のベースバンド雑音とを除去するのにチョッピング変調技術が利用されていた。ＤＡＣのチョッピング変調復調回路機構が、デジタル入力信号のサンプリング周波数のおよそ２分の１のチョッピング周波数で動作する。サンプリング周波数の２分の１におけるチョッピングによって、ベースバンドへの入力信号周波数成分の折り返しが可能となり、またベースバンド外にある量子化雑音などの雑音の折り返しが低減する。別の実施形態においては、ノッチフィルタが、寄生変調によるベースバンドへの雑音の折り返しを低減するために、チョッピングの前にチョッピング周波数前後の周波数を有する信号を減衰する。チョッピングのタイミングの調整によっても、ＤＡＣシステムの出力における雑音が低減する。

36. 发明专利

JP3657580B2 Step-by-step 0 data detection mute circuit 有权
公开(公告)号：JP3657580B2
公开(公告)日：2005-06-08
申请号：JP2002206869
申请日：2002-07-16
申请人：株式会社東芝
发明人：俊一小田 , 満永田 , 浩之江口
IPC分类号： H03M1/08 , H03F1/00 , H03M1/66 , H03M3/00 , H03M3/04 , H03M7/32
CPC分类号： H03M3/346 , H03M3/50

37. 发明专利

JP2003298424A Signal processor and d/a converter 审中-公开
标题翻译：信号处理器和转换器
公开(公告)号：JP2003298424A
公开(公告)日：2003-10-17
申请号：JP2002104269
申请日：2002-04-05
申请人： Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
发明人： OKAMOTO YOSHIFUMI
IPC分类号： H03L7/08 , H03L7/087 , H03L7/113 , H03M1/68 , H03M1/74 , H03M1/82 , H03M3/00
CPC分类号： H03M7/3002 , G11B20/10037 , H03L7/087 , H03L7/093 , H03M1/68 , H03M3/50
摘要： PROBLEM TO BE SOLVED: To realize a D/A converter in an analog/digital mixed loop within a smaller circuit area while maintaining a high resolution without lowering the resolution. SOLUTION: A bit modulating part 15 modulates a digital control signal DT11 of (m) bits outputted from a digital part into an intermediate digital signal DT21 of (n) bits (n COPYRIGHT: (C)2004,JPO
摘要翻译：要解决的问题：在较小的电路区域内实现模/数混合回路中的D / A转换器，同时保持高分辨率而不降低分辨率。解调器：位调制部分15将从数字部分输出的（m）位的数字控制信号DT11调制为（n）位（n

38. 发明专利

JP2003283338A D/a converter 有权
标题翻译： D / A转换器
公开(公告)号：JP2003283338A
公开(公告)日：2003-10-03
申请号：JP2002084004
申请日：2002-03-25
申请人： Mitsubishi Electric Corp , 三菱電機株式会社
发明人： OKI MASAJI
IPC分类号： H03K5/26 , H03M3/02 , H03M3/04
CPC分类号： H03M3/50 , H03M3/346 , H03M3/506
摘要： PROBLEM TO BE SOLVED: To provide a D/A converter, which switches an input sampling frequency by itself to reduce the load of a control means equipped externally.
SOLUTION: The D/A converter is equipped with a fs detecting means 8 for detecting a sampling frequency fs of digital data using a sampling clock LRCK and a master clock xfso, an over-sampling digital filter 3 for conducting over-sampling for digital data based on an input sampling frequency fs, a fs change detecting means 9 for detecting changes in the input sampling frequency fs, and a mute control means 7 for muting data to be D/A converted based on the detected result by the fs change detecting means 9.
COPYRIGHT: (C)2004,JPO
摘要翻译：要解决的问题：提供一种D / A转换器，其自身切换输入采样频率以减少外部配备的控制装置的负载。解决方案：D / A转换器配备有fs检测装置8，用于使用采样时钟LRCK和主时钟xfso检测数字数据的采样频率fs，用于进行过采样的过采样数字滤波器3 用于基于输入采样频率fs的数字数据，用于检测输入采样频率fs的变化的fs变化检测装置9以及用于根据fs的检测结果使数据变为D / A转换的静音控制装置7 变更检测装置9.版权所有（C）2004，JPO

39. 发明专利

JP2003051793A Wireless user terminal and system having high speed, high resolution, digital-to-analog converter with off- line sigma delta conversion and storage 审中-公开
标题翻译：具有高速，高分辨率，数字到模拟转换器的无线用户终端和系统，具有离线SIGMA DELTA转换和存储
公开(公告)号：JP2003051793A
公开(公告)日：2003-02-21
申请号：JP2002164945
申请日：2002-04-30
申请人： Texas Instruments Inc , テキサスインスツルメンツインコーポレイテッド
发明人： PANASIK CARL M , VISWANATHAN T R
IPC分类号： H03M7/32 , H03M3/04 , H04B14/06
CPC分类号： H03M3/50 , H04W4/18 , H04W88/02
摘要： PROBLEM TO BE SOLVED: To provide a wireless communications apparatus and corresponding system having an improved digital/analog converter implementing high speed and high resolution.
SOLUTION: The invention comprises a wireless user terminal (302) and corresponding system (300) that implement a digital-to-analog conversion circuit (105) including a storage means (110), such as a read only memory, for storing delta-sigma analog sequences corresponding to all possible values of a digital input (106) connected to a plurality of one-bit digital-to-analog converters (120, 122, 124, 126). Each of the digital-to-analog converters (120, 122, 124, 126) is clocked by multi-phase clocks, such that each phase applied to each one of the digital-to-analog converters (120, 122, 124, 126) is delayed one another by the oversampling period. An adder is connected to each of the digital-to-analog converters (120, 122, 124, 126) for summing each output from each of the digital- to-analog converters (120, 122, 124, 126) to generate an analog output.
COPYRIGHT: (C)2003,JPO
摘要翻译：要解决的问题：提供一种具有实现高速度和高分辨率的改进的数字/模拟转换器的无线通信装置和相应的系统。解决方案：本发明包括实现数模转换电路（105）的无线用户终端（302）和对应系统（300），数字 - 模拟转换电路（105）包括诸如只读存储器的存储装置（110）西格玛模拟序列对应于连接到多个一比特数模转换器（120,122,124,126）的数字输入（106）的所有可能值。每个数模转换器（120,122,124,126）由多相时钟计时，使得施加到数模转换器（120,122,124,126）中的每一个）在过采样期间相互延迟。加法器连接到每个数模转换器（120,122,124,126），用于对每个数模转换器（120,122,124,126）的每个输出求和，以产生模拟输出。

40. 发明专利

JP2002368680A Base station having high-speed, high resolution, digital-to- analog converter with off-line sigma delta conversion and storage 审中-公开
标题翻译：具有高速，高分辨率，数字模拟转换器的基站具有离线SIGMA DELTA转换和存储
公开(公告)号：JP2002368680A
公开(公告)日：2002-12-20
申请号：JP2002128819
申请日：2002-04-30
申请人： Texas Instruments Inc , テキサスインスツルメンツインコーポレイテッド
发明人： PANASIK CARL M , VISWANATHAN T R
IPC分类号： H03M7/32 , H03M3/02 , H04B7/26
CPC分类号： H03M3/50
摘要： PROBLEM TO BE SOLVED: To provide a wireless base station, having an improved digital-to- analog converter which is operable at higher speed than heretofore achievable.
SOLUTION: The base station comprises a base station 300 that implements a digital-to-analog conversion circuit including a storage means, such as a read only memory, for storing delta-sigma analog sequences corresponding to all possible values of a digital input (106) coupled to a plurality of one-bit digital-to- analog converters. Each of the digital-to-analog converters is clocked by multi- phase clocks, such that each phase applied to each one of the digital-to-analog converters is delayed with respect to one another by the oversampling period. A summer is coupled to each digital-to-analog converter for summing each output from each digital-to-analog converter to generate an analog output. Hereby, the digital-to-analog conversion circuit emulates a delta-sigma digital-to- analog converter, having both high-speed and high resolution.
COPYRIGHT: (C)2003,JPO
摘要翻译：要解决的问题：提供一种无线基站，具有改进的数模转换器，该转换器可以以比迄今为止可实现的更高的速度运行。解决方案：基站包括实现数模转换电路的基站300，该数模转换电路包括诸如只读存储器的存储装置，用于存储对应于数字输入（106）的所有可能值的Δ-Σ模拟序列）耦合到多个一位数模转换器。每个数模转换器由多相时钟提供时钟，使得施加到每个数模转换器的每个相位相对于彼此延迟过采样周期。每个数模转换器耦合一个加法器，用于对来自每个数模转换器的每个输出求和以产生模拟输出。因此，数模转换电路模拟具有高速和高分辨率的三角形数模转换器。

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