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31. 发明专利

JP3922653B2 Random access memory (ram) based configurable array 失效
公开(公告)号：JP3922653B2
公开(公告)日：2007-05-30
申请号：JP52123494
申请日：1994-03-16
申请人：ゲイトフィールド・コーポレイション
发明人：フリーマン，リチャード・ディー
IPC分类号： G11C11/406 , G11C7/10 , H03K19/177
CPC分类号： H03K19/177 , G11C7/1006 , G11C11/406 , H03K19/17704

32. 发明专利

JP2007089150A Programmable logic device architecture for accommodating specialized circuity 审中-公开
标题翻译：适用于专用电路的可编程逻辑器件架构
公开(公告)号：JP2007089150A
公开(公告)日：2007-04-05
申请号：JP2006237090
申请日：2006-09-01
申请人： Altera Corp , アルテラコーポレイションAltera Corporation
发明人： SHUMARAYEV SERGEY Y , RAKESH PATEL H , LEE CHONG H
IPC分类号： H03K19/173 , H01L21/82 , H01L21/822 , H01L27/04
CPC分类号： H03K19/17704 , H03K19/17732 , H03K19/17744
摘要： PROBLEM TO BE SOLVED: To provide a programmable logic device (PLD) which supports specialized circuitry at different levels. SOLUTION: The programmable logic device (PLD) having one or more programmable logic (PL) regions (11) and one or more conventional input/output regions additionally has one or more peripheral areas (311-314) including specialized circuitry. The peripheral specialized regions, which are not connected to the remainder of the PLD and one or both of the PL regions and the conventional I/O regions (and may be made on separate dies from the remainder of the PLD mounted on a common substrate) have contacts for metallization traces (35) or other interconnections to connect the peripheral specialized regions to the remainder of the PLD. The same PLD can be sold with or without the specialized circuitry capability by providing or not providing the interconnection. The peripheral specialized regions may include high-speed I/O (basic, up to about 3 Gbps, and enhanced, up to about 10-12 Gbps), as well as other types of specialized circuitry. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供支持不同级别的专用电路的可编程逻辑器件（PLD）。解决方案：具有一个或多个可编程逻辑（PL）区域（11）和一个或多个常规输入/输出区域的可编程逻辑器件（PLD）还具有包括专用电路的一个或多个外围区域（311-314）。不连接到PLD的其余部分和PL区域和常规I / O区域中的一个或两个的周边专用区域（并且可以在与安装在公共基板上的PLD的其余部分分开的管芯上制成）具有用于金属化迹线（35）或其它互连的触点，以将外围专用区域连接到PLD的其余部分。通过提供或不提供互连，同样的PLD可以通过或不具有专门的电路能力出售。外围专业区域可能包括高速I / O（基本，高达约3 Gbps，增强，高达10-12 Gbps）以及其他类型的专用电路。版权所有（C）2007，JPO＆INPIT

33. 发明专利

JP3885119B2 Field programmable processor device 失效
公开(公告)号：JP3885119B2
公开(公告)日：2007-02-21
申请号：JP53175598
申请日：1998-01-28
申请人：エリクセントリミティド
发明人：ヴィルミン，ジャン , スタンスフィールド，アンソニー , マーシャル，アラン
IPC分类号： G06F15/16 , H03K19/177
CPC分类号： H03K19/1776 , H03K19/17704 , H03K19/17736 , H03K19/17796

34. 发明专利

JP3684241B2 Scalable floor plan for a multi-level interconnect architecture 失效
公开(公告)号：JP3684241B2
公开(公告)日：2005-08-17
申请号：JP53341296
申请日：1996-04-30
申请人：ビィティアール・インコーポレーテッド
发明人：ティング，ベンジャミン・エス , パニ，ピーター・エム
IPC分类号： H03K19/177
CPC分类号： H03K19/17736 , H03K19/17704 , H03K19/17792 , H03K19/17796

36. 发明专利

JP3477313B2 A method and system for configuration programmable array, programmable array 失效
公开(公告)号：JP3477313B2
公开(公告)日：2003-12-10
申请号：JP12143796
申请日：1996-05-16
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション
发明人：スコット・ホイットニー・グールド
IPC分类号： H03K19/173 , H03K19/0175 , H03K19/177
CPC分类号： H03K19/17736 , H03K19/17704

37. 发明专利

JPS5916050A Dynamic gate array 失效
标题翻译：动态门阵列
公开(公告)号：JPS5916050A
公开(公告)日：1984-01-27
申请号：JP12387082
申请日：1982-07-16
申请人： Nec Corp
发明人： OOMORI KENJI
IPC分类号： G06F7/00 , G06F7/76 , G06F17/50 , H03K19/173 , H03K19/177
CPC分类号： G06F7/76 , G06F17/5022 , H03K19/1733 , H03K19/17704
摘要： PURPOSE: To obtain the same result as combinational logic at a high speed, by fitting freely and easily the combinational logic externally, and supplying a logical input to the combinational logic externally.
CONSTITUTION: A register set 5 is stored with external inputs i
1 WiM. A decoding memory 1 outputs corresponding parts of a decoding pattern to the outputs of the register set 5. A gate memory 3 perform logical arithmetic processing supplied from the memory 1 to the output and a gate selecting memory 7 supplies the kind of arithmetic to the memory 3. A register selecting part 6 specifies respective registers for the transmission of the output from the register set 5, input to the memory 1, output from the memory 3, logical input, and final result. A control part 4 specifies respective memories during operation. A writing part 8 receives external patterns at the memory 1, memory 7, and register selecting part 6 for filling logic in, and they are written.
COPYRIGHT: (C)1984,JPO&Japio
摘要翻译：目的：通过外部自由地轻松组合组合逻辑，高效地获得与组合逻辑相同的结果，并从外部向组合逻辑提供逻辑输入。构成：寄存器组5与外部输入i1-iM一起存储。解码存储器1将解码图案的对应部分输出到寄存器组5的输出。门存储器3执行从存储器1向输出提供的逻辑运算处理，并且门选择存储器7将这种算术提供给存储器寄存器选择部分6指定用于发送寄存器组5的输出，输入到存储器1，从存储器3输出的逻辑输入和最终结果的各个寄存器。控制部分4在操作期间指定相应的存储器。写入部分8在存储器1，存储器7和寄存器选择部分6处接收用于填充逻辑的外部模式，并且它们被写入。

38. 发明专利

JPS5711076B2 JPS5711076B2 - 失效
公开(公告)号：JPS5711076B2
公开(公告)日：1982-03-02
申请号：JP6666175
申请日：1975-06-04
IPC分类号： G06K9/03 , G06K9/46 , H03K19/177
CPC分类号： G06K9/4609 , G06K2209/01 , H03K19/17704

39. 发明专利

JP5875642B2 利用度の高い可変回路トポロジーを有する汎用論理アレー及び定出力の様々な論理ゲートを実現するロジスティク写像回路有权
标题翻译：通用逻辑阵列和后勤映射电路，用于实现具有高使用可变电路拓扑的恒定输出的各种逻辑门
公开(公告)号：JP5875642B2
公开(公告)日：2016-03-02
申请号：JP2014152521
申请日：2014-07-28
申请人：ケイオロジクスインク
发明人：マイヤーズブレントエー , フォックスジェームスジー
IPC分类号： H03K19/173
CPC分类号： H03K19/17768 , G06F21/558 , H03K19/0013 , H03K19/0944 , H03K19/17704 , H03K19/17728 , H03K19/20 , H04L9/001 , H04L9/003 , H01L2924/0002 , H04L2209/046 , H04L2209/12

40. 发明专利

JP5759592B2 利用度の高い可変回路トポロジーを有する汎用論理アレー及び定出力の様々な論理ゲートを実現するロジスティク写像回路有权
标题翻译：通用逻辑阵列和后勤映射电路，用于实现具有高使用可变电路拓扑的恒定输出的各种逻辑门
公开(公告)号：JP5759592B2
公开(公告)日：2015-08-05
申请号：JP2014105318
申请日：2014-05-21
申请人：ケイオロジクスインク
发明人：マイヤーズブレントエー , フォックスジェームスジー
IPC分类号： G06F7/00 , H03K19/173
CPC分类号： H03K19/17768 , G06F21/558 , H03K19/0013 , H03K19/0944 , H03K19/17704 , H03K19/17728 , H03K19/20 , H04L9/001 , H04L9/003 , H01L2924/0002 , H04L2209/046 , H04L2209/12

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