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31. 发明专利

JPS58214929A Adaptor device for extension of bus line 失效
标题翻译：适用于扩展总线的设备
公开(公告)号：JPS58214929A
公开(公告)日：1983-12-14
申请号：JP9900882
申请日：1982-06-09
申请人： Toshiba Corp
发明人： TSUMURA NORIMOTO
IPC分类号： G06F13/36 , G06F13/40
CPC分类号： G06F13/4018
摘要： PURPOSE:To extend substantially a bus line, by providing a bus controlling logic, a circuit which latches temporarily transfer data and a driver receiver to an adaptor device connected between a bus and an external input/output device. CONSTITUTION:A bus 6 of a system main body containing a CPU1, a main memory 2, an input/output device 3 and the bus 6 is connected to an external input/output controller 1 via an adaptor device 4. Data is read out of a device (not shown in the diagram) connected to the device 5 by a command given from CPU1 and stored temporarily in a built-in buffer. When the reading of the data is over, the data is put on an extended cable 7. Then an address controlling line 11 is turned on. The data is fetched by a driver receiver 13 and latched 9 and 10. If the capacity of the bus 6 is larger than the cable 7, the data is latched continuously until the capacity of the bus 6 is equivalent to the cable 7. Then a logical circuit 8 starts its operation to occupy the bus 6 and transfers the data to the memory 2. This process extends substantially the bus 6.
摘要翻译：目的：通过提供总线控制逻辑来实质上延长总线线路，将临时传送数据的电路和驱动器接收器连接到连接在总线和外部输入/输出设备之间的适配器设备。构成：包含CPU1，主存储器2，输入/输出装置3和总线6的系统主体的总线6经由适配器装置4连接到外部输入/输出控制器1。通过CPU1给出的命令连接到设备5并临时存储在内置缓冲器中的设备（图中未示出）。当数据读取结束时，将数据放在扩展电缆7上。然后，地址控制线11被接通。数据由驱动器接收器13取出并锁存9和10.如果总线6的电容大于电缆7，则数据被连续锁存，直到总线6的电容等于电缆7.然后a 逻辑电路8开始其操作以占用总线6并将数据传送到存储器2.该过程基本上延伸总线6。

32. 发明专利

JPS58195265A Microcomputer 失效
标题翻译： MICROCOMPUTER
公开(公告)号：JPS58195265A
公开(公告)日：1983-11-14
申请号：JP7801782
申请日：1982-05-10
申请人： Sony Corp
发明人： FUKUDA JIYOUJI , TAKEZAWA AKIRA , OOKUBO YUTAKA , KOBAYASHI KENICHI , NAKAMURA TOSHINORI
IPC分类号： G06F15/16 , G06F13/40 , G06F15/17 , G06F15/177
CPC分类号： G06F15/17 , G06F13/4018
摘要： PURPOSE: To process two CPUs completely independently and simultaneously and to speed up the transmission/reception of data by arranging required peripheral circuits between the two independent CPUs.
CONSTITUTION: A transceiver 51 and a decoder 55 are connected between data buses 21W41 arranged between the CPUs 11, 31. An I/O address signal and a direction signal are inputted to the transceiver 51. In addition, latches 52, 53 are connected to the data bus 21 and an address bus 42. A driver 54 is connected to the address buses 22, 42 and a decoder 56 decodes the I/O address by a signal from the bus 22 and a control bus 23 and inputs the decoded signal to the latches 52, 53. Consequently, the CPUs 11, 31 can process programs completely independently and simultaneously in accordance with respective ROMs 12, 32 in the CPUs 11, 31 and also are available to access data at a high speed.
COPYRIGHT: (C)1983,JPO&Japio
摘要翻译：目的：完全独立和同时处理两个CPU，并通过在两个独立CPU之间安排所需的外围电路，加速数据的发送/接收。构成：收发器51和解码器55连接在布置在CPU11,31之间的数据总线21-41之间.I / O地址信号和方向信号被输入到收发器51.此外，锁存器52,53 连接到数据总线21和地址总线42.驱动器54连接到地址总线22,42，解码器56通过来自总线22和控制总线23的信号对I / O地址进行解码，并输入解码的信号到锁存器52,53。因此，CPU11,31可以根据CPU11,31中的相应ROM 12,32完全独立地并且同时处理程序，并且还可以以高速访问数据。

33. 发明专利

JP6353843B2 メモリアクセス制御モジュールおよびこれに関連する方法有权
公开(公告)号：JP6353843B2
公开(公告)日：2018-07-04
申请号：JP2015536847
申请日：2013-10-08
申请人：サンディスクテクノロジーズエルエルシー
发明人：リュウバオチアン , デビッドソンマット , グッタアルナ
IPC分类号： G06F12/06
CPC分类号： G06F13/1678 , G06F13/1684 , G06F13/4018

34. 发明专利

JP2017526994A 車載電子装置有权
公开(公告)号：JP2017526994A
公开(公告)日：2017-09-14
申请号：JP2016569426
申请日：2016-02-18
申请人：サイプレスセミコンダクターコーポレーション , サイプレスセミコンダクターコーポレーション
发明人：章弘鈴木 , 章弘鈴木 , 正美中島 , 正美中島 , 益生乾 , 益生乾 , 岡田　浩司 , 浩司岡田 , 岳央財津 , 岳央財津 , 天清水 , 天清水 , 紳一山本 , 紳一山本 , 冨田　和広 , 和広冨田 , 将黒田 , 将黒田
IPC分类号： G06F1/04 , B60R16/023 , H04L7/00
CPC分类号： G06F13/4291 , G06F1/04 , G06F1/08 , G06F1/10 , G06F1/12 , G06F1/3237 , G06F1/3287 , G06F13/364 , G06F13/4018 , H03K5/1565
摘要：本発明は、CXPI通信ネットワークを介して他の車載電子装置とデータ通信するための第1クロックを発生するように構成した発生ユニットと、この第1クロックのデューティ幅を調整するように構成した調整ユニットとを備える車載電子装置を提供する。

35. 发明专利

JP2015531524A メモリアクセス制御モジュールおよびこれに関連する方法有权
公开(公告)号：JP2015531524A
公开(公告)日：2015-11-02
申请号：JP2015536847
申请日：2013-10-08
申请人：サンディスクテクノロジーズインコーポレイテッドSanDisk Technologies,Inc. , サンディスクテクノロジーズインコーポレイテッドSanDisk Technologies,Inc.
发明人：バオチアンリュウ , バオチアンリュウ , マットデビッドソン , マットデビッドソン , アルナグッタ , アルナグッタ
IPC分类号： G06F12/06
CPC分类号： G06F13/1678 , G06F13/1684 , G06F13/4018
摘要：第1(104)および第2(106)のデータインタフェースは、複数のメモリバンク(109A〜109D)に対するデータ送受信を行う。第1のデータインタフェース(104)は、第1のバスサイズ(bs1)および第1のクロック周波数(clk1)を使用する。第2のデータインタフェース(106)は、第2のバスサイズ(bs2)および第2のクロック周波数(clk2)を使用する。第2のバスサイズ(bs2)は、第1のバスサイズ(bs1)の整数倍である。第1のクロック周波数(clk1)は、第2のクロック周波数(clk2)の整数倍である。チャネライザモジュール(105)は、第2のデータインタフェース(106)からのデータを第1のバスサイズ(bs1)のデータセグメントに分割し、これらを複数のメモリバンク(109A〜109D)のうちの指定されたメモリバンクへ第1のクロック周波数(clk1)を用いて送信する。チャネライザモジュール(105)はまた、第1のバスサイズ(bs1)および第1のクロック周波数(clk1)に従って複数のメモリバンク(109A〜109D)からデータを受信し、当該データを第2のバスサイズ(bs2)となるように結合し、そのデータを、第2のクロック周波数(clk2)を用いて第2のデータインタフェース(106)へ送信する。

36. 发明专利

JP2014182584A Data processing device 有权
标题翻译：数据处理设备
公开(公告)号：JP2014182584A
公开(公告)日：2014-09-29
申请号：JP2013056569
申请日：2013-03-19
申请人： Fujitsu Ltd , 富士通株式会社 , Fujitsu Semiconductor Ltd , 富士通セミコンダクター株式会社
发明人： HORIO KAZUO , HATANO HIROSHI
IPC分类号： G06F7/00 , G06F13/28 , G06F13/38
CPC分类号： G06F13/4018
摘要： PROBLEM TO BE SOLVED: To provide a data processing device which can delete invalid data in data of fixed bit length, and can generate a stream of valid data.SOLUTION: A data processing device includes: a shifting circuit (705) which inputs data of fixed bit length for each cycle and shifts the data to delete the first invalid data in the data; and a gate circuit (707) which segments the first data of fixed bit length and outputs to outside when data combining the shifted data for every cycle becomes higher than the fixed bit length.
摘要翻译：要解决的问题：提供一种数据处理装置，其可以删除固定位长度的数据中的无效数据，并且可以生成有效数据流。解决方案：数据处理装置包括：移位电路（705），其输入每个周期的固定位长度，并移动数据以删除数据中的第一个无效数据; 以及门电路（707），其将固定位长度的第一数据分段并输出到外部，当对于每个周期组合移位数据的数据变得高于固定位长度时。

37. 发明专利

JP5359603B2 Integrated circuit system, data writing method, data reading method 有权
公开(公告)号：JP5359603B2
公开(公告)日：2013-12-04
申请号：JP2009150822
申请日：2009-06-25
申请人：セイコーエプソン株式会社
发明人：憲一郎富田 , 徹篠宮
IPC分类号： G06F13/36
CPC分类号： G06F13/4018
摘要： An integrated circuit system includes: a first integrated circuit that is connected with a first data bus having first bus width and requires first time to perform data transmission and reception once; a second integrated circuit that is connected with a second data bus having second bus width larger than the first bus width in bit width and requires second time longer than the first time to perform data transmission and reception once; and a relay circuit that is connected with the first data bus and the second data bus and transmits and receives data to and from the first integrated circuit and the second integrated circuit respectively via the buses.

38. 发明专利

JP4956143B2 Semiconductor memory card, the host device, and data transfer method 有权
公开(公告)号：JP4956143B2
公开(公告)日：2012-06-20
申请号：JP2006299546
申请日：2006-11-02
申请人：東芝デジタルメディアエンジニアリング株式会社 , 株式会社東芝
发明人：雅彦室橋 , 宏子岡林 , 悦士杉山 , 哲也海瀬 , 博遠藤
IPC分类号： G06K19/07 , G06F3/08 , G06K17/00
CPC分类号： G06F11/1004 , G06F11/1044 , G06F12/0246 , G06F13/385 , G06F13/4018 , G06F13/4234 , G06F2212/7201

39. 发明专利

JP4750446B2 Semiconductor integrated circuit 有权
公开(公告)号：JP4750446B2
公开(公告)日：2011-08-17
申请号：JP2005091782
申请日：2005-03-28
申请人：富士通セミコンダクター株式会社
发明人：聡松井
IPC分类号： G06F12/04
CPC分类号： G06F13/4018

40. 发明专利

JP2011008489A Integrated circuit system, data writing method and data reading method 有权
标题翻译：集成电路系统，数据写入方法和数据读取方法
公开(公告)号：JP2011008489A
公开(公告)日：2011-01-13
申请号：JP2009150822
申请日：2009-06-25
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： TOMITA KENICHIRO , SHINOMIYA TORU
IPC分类号： G06F13/36
CPC分类号： G06F13/4018
摘要： PROBLEM TO BE SOLVED: To improve data transfer performance in a bus between integrated circuits while securing the time necessary for processing in an integrated circuit.SOLUTION: The integrated circuit system 1 includes: a first integrated circuit 20 that is connected with a first data bus having first bus width and requires first time to perform data transmission and reception; a second integrated circuit 40 that is connected with a second data bus having second bus width larger than the first bus width and requires second time longer than the first time to perform data transmission and reception; and a relay circuit 30 that is connected with the first data bus and the second data bus and transmits and receives data to and from the first integrated circuit and the second integrated circuit respectively via the buses.
摘要翻译：要解决的问题：提高集成电路之间的总线中的数据传输性能，同时确保集成电路中处理所需的时间。解决方案：集成电路系统1包括：第一集成电路20，其与第一数据总线具有第一总线宽度并且需要第一次执行数据发送和接收; 第二集成电路40与第二总线宽度大于第一总线宽度的第二数据总线连接，并且需要第二时间比第一时间执行数据发送和接收; 以及与第一数据总线和第二数据总线连接并经由总线分别向第一集成电路和第二集成电路发送数据和从第一集成电路和第二集成电路接收数据的继电器电路30。

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