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31. 发明专利

JP2018032062A テスト項目生成方法、演算装置审中-公开
公开(公告)号：JP2018032062A
公开(公告)日：2018-03-01
申请号：JP2016161716
申请日：2016-08-22
申请人：日立オートモティブシステムズ株式会社
发明人：中川雄一郎 , 月舘統宙 , 蛯名朋仁
IPC分类号： G06F11/36 , G01R31/3183 , G06F17/50
CPC分类号： G01R31/3183 , G06F11/263 , G06F11/36 , G06F17/50
摘要：【課題】マルチコアに対応した適切なテスト項目を作成する。【解決手段】複数のタスクを実行する複数のCPUコア、および複数のCPUコアがアクセスする共有資源を備える演算装置におけるテスト項目を生成するテスト項目生成方法は以下のとおりである。すなわち、コンピュータが、複数のタスクのうち、共有資源にアクセスするタスクを特定することと、コンピュータが、複数のタスクを、実行されるCPUコアごとに分類することと、コンピュータが、分類された複数のタスクのCPUコア内における実行順番を特定することと、コンピュータが、特定されたCPUコア内における複数のタスクの実行順番に適合し、かつ異なるCPUコアでそれぞれ実行される共有資源にアクセスする2以上のタスクの実行順番が互いに入れ替えられたタスク実行順列を複数生成することにより、テスト項目を生成することとを備える。【選択図】図3

32. 发明专利

JP2016512630A ダイナミック・スキャン・スケジューリングのためのシステムおよび方法有权
标题翻译：系统和方法，用于动态扫描调度
公开(公告)号：JP2016512630A
公开(公告)日：2016-04-28
申请号：JP2015556053
申请日：2014-01-20
申请人：アルカテル−ルーセント
发明人：トリューレン，ブラッドフォード，ジー．ヴァン , トリューレン，ブラッドフォード，ジー．ヴァン , ゴヤール，スレシュ , ポルトラン，ミシェル
IPC分类号： G06F11/22 , G01R31/28 , G01R31/3183
CPC分类号： G06F11/263 , G01R31/3183 , G01R31/318307 , G01R31/318357 , G01R31/318544 , G01R31/318558 , G06F11/3664 , G06F11/3688 , G06F17/5022 , G06F17/5036 , G06F17/5045 , G06F2217/14 , G06F2217/78 , G06F2217/80
摘要：テスト対象システムの為のスキャン・オペレーションのスケジューリングを動的に修正する為のシステム及び方法は、テスト・アクセス・ポートを介してスキャン・オペレーションに基づきテスト対象システムに対して入力テスト・データを適用する処理モジュールと、複数のスキャン・オペレーションについてのスケジューリングを処理モジュールに提供するスケジューラとを含む。スケジューラはテスト対象システムの回路モデルを含む。回路モデルは、テスト対象システムの少なくとも一部分のための強化情報を提供する少なくとも1つの属性を含む。スケジューラは回路モデルに基づきスキャン・オペレーションをスケジュールし、当該属性に基づきスケジュールを修正する。処理モジュールは、修正されスケジュールされたスキャン・オペレーションを受信し、当該スキャン・オペレーションに基づきテスト対象システムに対して入力テスト・データを適用する。
摘要翻译：系统和方法，用于动态地修改扫描操作为测试系统的调度通过对被测系统基于所述扫描操作的测试接入端口施加输入测试数据它包括一个处理模块，以及用于多次扫描操作的处理模块提供的调度的调度器。调度包括系统的被测的电路模型。电路模型包括至少一个属性，以用于至少一个被测系统的一部分提供增强信息。调度器调度的电路模型的基础上的扫描操作，修改基于属性的调度。处理模块接收被修改的日程安排，将输入的测试数据来测试扫描操作的基础上，系统中的扫描操作。

33. 发明专利

JP2009259329A Semiconductor integrated circuit device 审中-公开
标题翻译：半导体集成电路设备
公开(公告)号：JP2009259329A
公开(公告)日：2009-11-05
申请号：JP2008106605
申请日：2008-04-16
申请人： Toshiba Corp , 株式会社東芝
发明人： OKUKAWA YUKI , KANDA KAZUE
IPC分类号： G11C29/14 , G01R31/28 , G11C16/06 , H01L21/822 , H01L27/04
CPC分类号： G01R31/3183 , G01R31/31919 , G11C16/04 , G11C29/028 , G11C29/48 , G11C29/50 , G11C29/56
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device controllable so that only the bit of a parameter with a fixed value is changeable in a test at the shipment of products.
SOLUTION: The semiconductor integrated circuit device is equipped with: a memory cell array; a control circuit; a data rewriting/reading circuit; a data input/output circuit; an address register; a signal generation instructing circuit 2 for instructing the control circuit to generate a mask signal; a plurality of latch circuits 5 which are arranged correspondingly to the number of bits of a test parameter; and a selector circuit 3. The plurality of latch circuits 5 latch the test parameter and output it to the data rewriting/reading circuit and latch data of test result provided from the data rewriting/reading circuit and output them to the selector circuit 3 and a test device, and the selector circuit 3 receives the mask signal and controls so that only the bit of the fixed value of the test parameter is changed.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供一种可控制的半导体集成电路装置，使得只有具有固定值的参数的位在产品出货的测试中是可变的。解决方案：半导体集成电路器件配备有：存储单元阵列; 一个控制电路; 数据重写/读取电路; 数据输入/输出电路; 地址寄存器信号生成指示电路2，用于指示控制电路产生掩模信号; 多个锁存电路5，其对应于测试参数的位数排列; 多个锁存电路5锁存测试参数并将其输出到数据重写/读取电路并锁存从数据重写/读取电路提供的测试结果的数据并将其输出到选择器电路3和测试装置，并且选择器电路3接收掩模信号并进行控制，使得只有测试参数的固定值的位被改变。版权所有（C）2010，JPO＆INPIT

34. 发明专利

JP4294053B2 Test equipment 有权
公开(公告)号：JP4294053B2
公开(公告)日：2009-07-08
申请号：JP2006519038
申请日：2004-12-14
申请人：敦章渋谷
发明人：敦章渋谷
IPC分类号： G01R31/28
CPC分类号： G01R31/31905 , G01R31/2889 , G01R31/3183 , G01R31/31924

35. 发明专利

JP2008533542A A method and system for performing installation and configuration management of tester instrument modules 有权
公开(公告)号：JP2008533542A
公开(公告)日：2008-08-21
申请号：JP2006515518
申请日：2005-12-08
申请人：株式会社アドバンテスト
发明人：エルストン、マーク , エル．チェン、レオン , ハンラハン、ジム , プラマニック、アンカン , 敏明足立
IPC分类号： G06F9/44
CPC分类号： G06F9/44 , G01R31/3183 , G01R31/318307 , G01R31/318314 , G01R31/319 , G01R31/31907 , G01R31/31908 , G06F8/61
摘要：モジュール式試験システムにおいて複数のハードウェア試験モジュールバージョン、ソフトウェアコンポーネント及びテスタオペレーティングシステム（ＴＯＳ）バージョンを管理する方法が開示される。本方法は、モジュール式試験システムと互換性のあるＴＯＳバージョンをアーカイブにインストールすること、及び、ハードウェア試験モジュールバージョンに対応するベンダソフトウェアコンポーネントをアーカイブにインストールすることを含む。本方法はさらに、ハードウェア試験モジュールバージョン及びＴＯＳバージョンに対応するベンダソフトウェアコンポーネントについて記述するシステムプロファイルを作成すること、モジュール式試験システムに対しシステムプロファイルを選択することであって、システムプロファイルは、１組の互換性のあるベンダソフトウェアコンポーネントと、特定のハードウェア試験モジュールバージョンを試験する選択されたＴＯＳとを含む、選択すること、及び、モジュール式試験システムにおいて選択されたＴＯＳを起動することを含む。

36. 发明专利

JP2007206067A Method and machine-readable media for inferring relationships between test results 审中-公开
标题翻译：用于感染测试结果之间关系的方法和机器可读介质
公开(公告)号：JP2007206067A
公开(公告)日：2007-08-16
申请号：JP2007019434
申请日：2007-01-30
申请人： Verigy (Singapore) Pte Ltd , ヴェリジー(シンガポール) プライベートリミテッドVerigy(Singapore)Pte.Ltd.
发明人： CASTERTON KRISTIN NOEL , CONNALLY CARLI , LESSMAN RYAN
IPC分类号： G01R31/28
CPC分类号： G01R31/31703 , G01R31/3183 , G01R31/318314
摘要： PROBLEM TO BE SOLVED: To provide a simple method for inferring relationships between test results.
SOLUTION: The method for inferring relationships between test results comprises (1) receiving sequential test data from a tester performing tests on a number of devices under tests (DUT), (2) determining if a data structure exists for the DUT identified by the one of the DUT identifiers upon receiving the DUT identifier, (3) creating the data structure upon determining that the data structure does not exist to associate (i) any test results associated with the one of the DUT identifiers with (ii) the data structure, and (4) creating a child data structure as a child of the data structure upon determining that the data structure exists to associate (i) the any test results associated with the one of the DUT identifier with (ii) the child data structure, wherein the child data structure inferentially indicates that the test results associated therewith are retest results.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种推断测试结果之间关系的简单方法。用于推断测试结果之间的关系的方法包括：（1）从测试器（DUT）上进行测试的测试人员接收连续测试数据，（2）确定是否存在被识别的DUT的数据结构（3）在确定数据结构不存在之后创建数据结构，以将（i）与DUT标识符之一相关联的任何测试结果与（ii）所述DUT标识符相关联的测试结果相关联数据结构，以及（4）在确定存在数据结构以将（i）与DUT标识符之一相关联的任何测试结果与（ii）子数据相关联的任何测试结果确定为数据结构的子代时，创建子数据结构结构，其中所述子数据结构在其中指示与其相关联的测试结果是重新测试结果。版权所有（C）2007，JPO＆INPIT

37. 发明专利

JP2006507475A Test system of the digital module 有权
公开(公告)号：JP2006507475A
公开(公告)日：2006-03-02
申请号：JP2004505712
申请日：2003-05-14
申请人：インフィネオンテクノロジーズアクチエンゲゼルシャフト
发明人：アルノルト，ラルフ , ケッペ，ジークマール , シェーバー，フォルカー , ハイニッツ，マティアス
IPC分类号： G01R31/28 , G01R31/317 , G01R31/3181 , G01R31/3183 , G01R31/3185 , G06F11/22
CPC分类号： G01R31/3183 , G01R31/31813 , G01R31/318547
摘要：本発明は、機能素子を有するデジタル構成要素を試験するためのシステムに関するものである。本発明によると、上記機能素子が、入力部と出力部とをそれぞれ備える試験ユニット（３）に分割されている。上記試験ユニット（３）の入力部に対して、変更した試験パターンを作用させ、そうして得られた試験応答を、試験ユニット（３）の出力部において評価する。その結果、試験ユニット（３）の全ての出力部における補正は、上記試験ユニット（３）の特定の出力部に影響を及ぼさない。試験ユニット（３）の各出力部に対して、円錐（５）を定義してもよい。この円錐（５）の先端部は、試験ユニット（３）の特定の出力部によって形成されており、底部は、試験ユニット（３）の入力部を備え、この入力部における変更のみが、特定の出力部に影響を及ぼす。本発明によると、試験ユニット（３）の入力部に対して作用する試験パターンは、サブパターンから成り立っており、これらのサブパターンの長さは、円錐（５）の底部に含まれる試験ユニット（３）の入力部の数以下である。その長さが短くなっていることにより、サブパターンの選択時に、全ての可能な組み合わせを使用でき、その結果、試験ユニット（３）の総括的な機能試験を、低コストで実行できる。上記試験機能は、デジタルモジュールにおいては、特に自己試験ユニット（１）によって実行する。この自己試験ユニット（１）は、デジタルモジュールの残りを、試験モードに切り替えることができ、試験パターンを、サブパターンから生成し、試験ユニット（３）に作用するために試験パターン出力レジスタ（２）へロードし、試験ユニット（３）の出力部に生じた試験応答を、評価ユニット（１６）を用いて評価または評価のために読み出すことができる。

38. 发明专利

JP3749541B2 Integrated circuit test equipment and test methods 失效
公开(公告)号：JP3749541B2
公开(公告)日：2006-03-01
申请号：JP51847795
申请日：1994-12-02
申请人：インテル・コーポレーション
发明人：ニーダム，ウェイン
IPC分类号： G01R31/28 , G06F11/22 , G01R31/3183 , G06F11/267
CPC分类号： G06F11/2236 , G01R31/3183 , G06F2201/83
摘要： A testing methodology for very large scale integrated circuits, for example, microprocessors having several million transistors. Initially a set of pseudorandom test patterns is selected. During the design of the integrated circuit it is partitioned into functional units and each unit is designed to be verified and tested by the test patterns. During a test mode all of the units of the integrated circuit receives the test patterns in parallel. The output from each unit is coupled to a signature register. The contents of the signature registers are examined following application of the test pattern. This testing methodology lends itself to the simultaneous testing of many integrated circuits.

39. 发明专利

JP2004157079A Semiconductor test device with built-in chip 审中-公开
公开(公告)号：JP2004157079A
公开(公告)日：2004-06-03
申请号：JP2002325129
申请日：2002-11-08
申请人： Renesas Technology Corp , 株式会社ルネサステクノロジ
发明人： NISHIDA HIROKI , NAGURA YOSHIHIRO
IPC分类号： G01R31/28 , G01R31/317 , G01R31/3183 , H01L21/66 , H01L21/822 , H01L27/04
CPC分类号： G01R31/3183 , G01R31/31707 , G01R31/3172 , G01R31/31725
摘要： PROBLEM TO BE SOLVED: To independently change the functioning period of a device and a test time by making autoreflesh capable.
SOLUTION: When a test pattern showing moving to a subroutine is output, a subroutine residence time measurement circuit 27 initiates counting showing the residence time of the subroutine and a recovery indication data is output when the count value reaches a specific value. A sequence control circuit 26 receives the recovery indication data. When a test pattern showing returning from the subroutine to the calling side routine is output, the circuit controls a program counter value so as to returning to the calling side routine.
COPYRIGHT: (C)2004,JPO

40. 发明专利

JP2004003985A System and method for facilitating test for pad-driver of integrated circuit easy 审中-公开
公开(公告)号：JP2004003985A
公开(公告)日：2004-01-08
申请号：JP2003062988
申请日：2003-03-10
申请人： Agilent Technol Inc , アジレント・テクノロジーズ・インクAgilent Technologies, Inc.
发明人： REARICK JEFFREY R , ROHRBAUGH JOHN G , SHEPSTON SHAD
IPC分类号： G01R31/28 , G01R31/30 , G01R31/3183 , G01R31/319 , H01L21/822 , H01L27/04
CPC分类号： G01R31/31917 , G01R31/3004 , G01R31/3183
摘要： PROBLEM TO BE SOLVED: To provide a system and a method for facilitating a test for tri-state leakage current for an integrated circuit by adapting it to a conventional ATE.
SOLUTION: A driver test system 200 is incorporated in an integrated circuit 210 containing a core 212 electrically connected with a pad 212, in which a logic 214 is incorporated. The pad 216 is so constituted that it is connected mutually with the logic 214 as in the connection with an external device of the integrated circuit, e.g. an ATE 218. The pad 216 contains an electrical connector part 220 of the IC 210, and a pad circuit 222. Moreover, the integrated circuit 210 is incorporated with a driver testing circuit 224, electrically connected directly or indirectly with the pad 216. The driver testing circuit 224 is constituted so as to obtain selected ATE functions.
COPYRIGHT: (C)2004,JPO

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