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11. 发明专利

JPWO2015011792A1 フィールドプログラマブルゲートアレイおよび制御装置审中-公开
标题翻译：现场可编程门阵列和控制装置
公开(公告)号：JPWO2015011792A1
公开(公告)日：2017-03-02
申请号：JP2015528054
申请日：2013-07-24
申请人：株式会社日立製作所
发明人：輝昭酒田 , 山田　　勉 , 雄介菅野 , 鉄平広津
IPC分类号： G06F11/18 , G06F15/80
CPC分类号： G06F11/18 , G06F11/1658 , G06F11/184
摘要：本発明は、プロセッサを多重化するFPGAにおいて、システムの処理の中断を抑えつつ、エラーを起こしたプロセッサの復帰、及び、稼働中の別のプロセッサの同期処理を実行して、可用性が高いシステムを提供することを目的とする。本発明に係るフィールドプログラマブルゲートアレイは、その一例を挙げるならば、それぞれが内部メモリを備えるとともに、同一の内容の処理をそれぞれが実行して出力する複数のプロセッサと、前記複数のプロセッサの出力から少なくとも1つのプロセッサのエラーを検出し、いずれのプロセッサでエラーが発生したかを示す判定信号を出力するメモリ更新回路と、前記判定信号を受信すると、エラーが発生したプロセッサの内部メモリを選択し、当該内部メモリへ他の正常なプロセッサの内部メモリの内容を書き戻してエラーから復帰させるメモリ書き戻し回路と、を備えることを特徴とする。
摘要翻译：本发明提供了用于复用处理器一个FPGA，同时抑制系统，导致该错误的处理器的返回处理的中断，并且执行一个同步过程中运行的高可用性系统的另一个处理器本发明的一个目的是提供。根据本发明的现场可编程门阵列，如果一个实例中，与每个包括内部存储器，多个处理器分别输出处理相同的内容被执行，从所述多个处理器中的输出在至少一个处理器检测到错误，在接收到判断信号，选择用于输出指示是否已经发生在任何处理器的错误的判定信号的存储器更新电路，发生错误的位置的处理器的内部存储器中，写回其他正常处理器的内部存储器中的内容传送到内部存储器中，其特征在于，它包括一个存储器写回电路被从误差恢复。

12. 发明专利

JPWO2014103078A1 情報処理システム、情報処理システムの管理方法および情報処理システムの管理プログラム审中-公开
标题翻译：的信息处理系统，信息处理系统的管理方法，以及信息处理系统管理程序
公开(公告)号：JPWO2014103078A1
公开(公告)日：2017-01-12
申请号：JP2014554053
申请日：2012-12-28
申请人：富士通株式会社
发明人：雄太樋口 , 雄太樋口 , 美緒磯部 , 美緒磯部 , 剛橋本 , 剛橋本
IPC分类号： G06F11/18 , G06F11/20
CPC分类号： G06F9/5005 , G06F11/08 , G06F11/18 , G06F11/20 , G06F11/2033 , G06F11/2051
摘要：本発明を適用した1システムは、互いに接続された複数の情報処理装置と、複数の情報処理装置の管理に必要な第1の数の管理データを、第1の数以上である第2の数の管理データに分割し、分割した第2の数の管理データを複数の情報処理装置に対してそれぞれ送信する管理装置を有する。
摘要翻译： 1个根据本发明的系统包括多个彼此连接的信息处理装置，以管理所述多个信息处理装置所需要的控制数据的第一数量，所述第二数量是第一数量或给药被分成具有用于发送每个分割为多个信息处理设备的管理数据的第二数量的管理设备的数据。

13. 发明专利

JP5406689B2 Control device, and a control method 有权
公开(公告)号：JP5406689B2
公开(公告)日：2014-02-05
申请号：JP2009280059
申请日：2009-12-10
申请人：富士通テン株式会社
发明人：一陽山口
IPC分类号： F02D29/02 , F02N11/08 , F02N15/00 , G06F12/16
CPC分类号： G06F11/1666 , G06F11/0739 , G06F11/0754 , G06F11/0796 , G06F11/18 , G06F11/20

14. 发明专利

JP2007156940A Processor 有权
标题翻译：处理器
公开(公告)号：JP2007156940A
公开(公告)日：2007-06-21
申请号：JP2005352895
申请日：2005-12-07
申请人： Fujitsu Ltd , 富士通株式会社
发明人： SAITO HIROYUKI , NISHITOI TAKESHI
IPC分类号： G06F9/50
CPC分类号： G06F11/18 , G06F11/3433 , G06F15/16 , G06F2201/81 , G06F2201/87
摘要： PROBLEM TO BE SOLVED: To provide a technology capable of improving execution speed and failure proof of transaction of a CPU. SOLUTION: A transaction input/output CPU 11 outputs an execution result of transaction to inputted processing to be executed. A plurality of processing CPU 12 execute the transaction according to an instruction from the transaction input/output CPU 11. A plurality of memories 13 and 14 are associated with the respective processing CPU 12 and store the transaction inputted to the transaction input/output CPU 11 or the result of execution. A register 16 stores a pointer indicating an address common among the plurality of memories 13 and 14. The processing CPU 12 read the pointer from the register 16, read the transaction from a stored party of the transaction in the memory 13 associated with the respective CPU 12, and execute it. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供能够提高CPU的执行速度和故障证明的技术。解决方案：交易输入/输出CPU11将执行的执行结果输出到要执行的输入处理。多个处理CPU 12根据来自交易输入/输出CPU 11的指令执行交易。多个存储器13和14与相应的处理CPU 12相关联并且存储输入到交易输入/输出CPU 11的交易或执行结果。寄存器16存储指示多个存储器13和14中共同的地址的指针。处理CPU 12从寄存器16读取指针，从与相应CPU相关联的存储器13中的事务的存储方读取事务 12，并执行。版权所有（C）2007，JPO＆INPIT

15. 发明专利

JP3502216B2 Information-processing device 失效
公开(公告)号：JP3502216B2
公开(公告)日：2004-03-02
申请号：JP7354196
申请日：1996-03-28
申请人：富士通株式会社
发明人：慎哉加藤 , 孝一小田原 , 琢己岸野 , 佳生廣▲瀬▼ , 誠司後藤 , 保松尾 , 康智桜井 , 徹渡部 , 巧竹野 , 巧野中 , 敬人野田 , 一泰野々村
IPC分类号： G06F11/00 , G06F11/14 , G06F11/16 , G06F11/18 , G06F11/20 , G06F11/22 , G06F13/00 , G06F15/177
CPC分类号： G06F11/1658 , G06F11/1402 , G06F11/1675 , G06F11/1679 , G06F11/18 , G06F11/182 , G06F11/2041 , G06F11/22
摘要： A TMR unit connects a plurality of processors by a bus and simultaneously executes the same processing operation. Among the plurality of processors, one of them is a master and the remaining processors are slaves. Information formed by only the master processor is outputted to the bus. Each processor has a multiplex control circuit. The multiplex control circuit compares output information formed by itself with bus information outputted to the bus, thereby detecting a failure and allowing an internal circuit to execute necessary processes.

16. 发明专利

JPWO2017042894A1 多重化処理システム、多重化処理方法及びプログラム审中-公开
公开(公告)号：JPWO2017042894A1
公开(公告)日：2018-02-15
申请号：JP2017538765
申请日：2015-09-08
申请人：株式会社東芝 , 東芝デジタルソリューションズ株式会社
发明人：遠藤浩太郎
IPC分类号： G06F11/18 , G06F11/14
CPC分类号： G06F11/14 , G06F11/18
摘要：実施形態の多重化処理システムは、複数のサーバ装置を備える多重化処理システムである。それぞれのサーバ装置は、記憶部と、処理部と、決定制御部と、復元部と、再実行制御部と、出力部と、を備える。処理部は、決定性出力データ又は非決定性出力データを、第1出力データとして出力する。決定制御部は、自装置から出力された第1出力データ、または、自装置以外の他のいずれかのサーバ装置から出力された第1出力データのひとつを選択し、第2出力データに決定する。再実行制御部は、第2出力データが決定性出力データであり、かつ、第2出力データと自装置から出力された第1出力データとが一致しない場合、第2出力データと再決定された第1出力データとが一致するか、又は、再実行回数が閾値以上になるまで、処理を自装置に再実行させる。

17. 发明专利

JP6130520B2 多重系システムおよび多重系システム管理方法有权
公开(公告)号：JP6130520B2
公开(公告)日：2017-05-17
申请号：JP2015556697
申请日：2014-01-10
申请人：株式会社日立製作所
发明人：小俣和彦 , 岡本信孝 , 秦泉寺貴文
IPC分类号： G06F11/07 , G06F11/20
CPC分类号： G06F1/3287 , G06F1/26 , G06F1/28 , G06F1/3228 , G06F11/1441 , G06F11/16 , G06F11/18 , G06F11/20 , G06F11/2028 , G06F11/30 , G06F11/2038

18. 发明专利

JPWO2015140942A1 情報処理システム、サーバ装置、情報処理方法およびプログラム有权
公开(公告)号：JPWO2015140942A1
公开(公告)日：2017-04-06
申请号：JP2016508380
申请日：2014-03-18
申请人：株式会社東芝 , 東芝ソリューション株式会社
发明人：浩太郎遠藤 , 浩太郎遠藤
IPC分类号： G06F11/18
CPC分类号： G06F11/079 , G06F11/0709 , G06F11/0751 , G06F11/0787 , G06F11/18 , G06F11/182
摘要：情報処理システムは、第1決定部と第2決定部と処理部とを備える。第1決定部は、同じデータに対してt2以上の第1推薦状態または第1確定状態の選択結果が選択されたことを示す第1条件を満たす場合、当該データに対して第2確定状態の選択結果を決定する。第2決定部は、同じデータに対してt1以上の第2確定状態の選択結果が選択されたことを示す第2条件を満たす場合、当該データに対して第1確定状態の選択結果を決定し、同じデータに対して(b+1)以上の第2確定状態の選択結果が選択されたことを示す第3条件を満たす場合、当該データに対して第1推薦状態の選択結果を決定する。処理部は、第1確定状態に決定されたデータに対して処理を実行して出力結果を出力する。

19. 发明专利

JPWO2014141361A1 列車情報管理装置有权
标题翻译：列车信息管理装置
公开(公告)号：JPWO2014141361A1
公开(公告)日：2017-02-16
申请号：JP2013526260
申请日：2013-03-11
申请人：三菱電機株式会社
发明人：尚吾辰巳 , 尚吾辰巳 , 陽介浅井 , 陽介浅井 , 新吾本田 , 新吾本田 , 祐介石丸 , 祐介石丸 , 譲治井戸 , 譲治井戸
IPC分类号： H04B1/74 , B60L15/42
CPC分类号： H04L41/0654 , G06F11/18 , H04B1/74 , H04L12/40182 , H04L41/0668 , H04L2012/40293
摘要：一の車両に設置された2系端末装置21−2は、1系基幹伝送路1と2系基幹伝送路2とに接続され、他の車両に設置された2系端末装置31−2からの状態情報パケットBを1系基幹伝送路1または2系基幹伝送路2から受信したとき、この状態情報パケットBを受信した基幹伝送路を用いて、この状態情報パケットBを受信した2系端末装置21−2よりも中央装置に遠い側に隣接する2系端末装置31−2に制御パケットAをユニキャストで転送する。
摘要翻译： 2 - 基于一个终端装置21-2被安装在车辆中，1条密钥传输线1和被连接到2键传输线2，从安装在另一个车辆2 - 基于终端设备31-2 在从1条密钥传输线路1或2键传输线2接收到状态信息的分组B，与已经接收到的状态信息包B中的中继传输线，2为基础的终端设备接收到的状态信息包B 控制分组至邻近侧从中央单元远比21-2转发单播基于2-终端设备31-2。

20. 发明专利

JPWO2012127652A1 計算機システム、データ処理方法、及びデータ処理プログラム有权
公开(公告)号：JPWO2012127652A1
公开(公告)日：2014-07-24
申请号：JP2013505722
申请日：2011-03-23
申请人：株式会社日立製作所
发明人：有時高田 , 有時高田
IPC分类号： G06F11/18
CPC分类号： G06F11/18 , G06F11/1675 , G06F11/187 , G06F2201/815
摘要：複数の計算機で複数のタスクを同期して実行させる計算機システムを実現する。リーダ計算機とフォロワ計算機とでそれぞれ同一のタスクを実行するようになっており、リーダ計算機は、第1のタスクから要求された第1のアクセス要求に基づいて第1の出力データを生成し、第1の実行結果が正しいか否かを、フォロワ計算機に問い合わせ、所定の数の前記フォロワ計算機から正しい旨の回答を得たとき、第1の出力データは正しいと判断し、フォロワ計算機は、第1のタスクと同様の処理を行う第2のタスクから要求された第2のアクセス要求に基づいて第2の出力データを生成し、リーダ計算機からの問い合わせを受け、第1の実行結果と第2の出力データが同様の結果であるか否かを判定し、判定結果が肯定的である場合、第1の出力データは正しい旨の回答を前記リーダ計算機に送信する。

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