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    • 7. 发明专利
    • フィールドプログラマブルゲートアレイおよび制御装置
    • 现场可编程门阵列和控制装置
    • JPWO2015011792A1
    • 2017-03-02
    • JP2015528054
    • 2013-07-24
    • 株式会社日立製作所
    • 輝昭 酒田山田  勉雄介 菅野鉄平 広津
    • G06F11/18G06F15/80
    • G06F11/18G06F11/1658G06F11/184
    • 本発明は、プロセッサを多重化するFPGAにおいて、システムの処理の中断を抑えつつ、エラーを起こしたプロセッサの復帰、及び、稼働中の別のプロセッサの同期処理を実行して、可用性が高いシステムを提供することを目的とする。本発明に係るフィールドプログラマブルゲートアレイは、その一例を挙げるならば、それぞれが内部メモリを備えるとともに、同一の内容の処理をそれぞれが実行して出力する複数のプロセッサと、前記複数のプロセッサの出力から少なくとも1つのプロセッサのエラーを検出し、いずれのプロセッサでエラーが発生したかを示す判定信号を出力するメモリ更新回路と、前記判定信号を受信すると、エラーが発生したプロセッサの内部メモリを選択し、当該内部メモリへ他の正常なプロセッサの内部メモリの内容を書き戻してエラーから復帰させるメモリ書き戻し回路と、を備えることを特徴とする。
    • 本发明提供了用于复用处理器一个FPGA,同时抑制系统,导致该错误的处理器的返回处理的中断,并且执行一个同步过程中运行的高可用性系统的另一个处理器 本发明的一个目的是提供。 根据本发明的现场可编程门阵列,如果一个实例中,与每个包括内部存储器,多个处理器分别输出处理相同的内容被执行,从所述多个处理器中的输出 在至少一个处理器检测到错误,在接收到判断信号,选择用于输出指示是否已经发生在任何处理器的错误的判定信号的存储器更新电路,发生错误的位置的处理器的内部存储器中, 写回其他正常处理器的内部存储器中的内容传送到内部存储器中,其特征在于,它包括一个存储器写回电路被从误差恢复。