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1. 发明授权

EP0893886B1 DEVICE FOR SYNCHRONISING A DIGITAL RECEIVER 失效
标题翻译：用于同步的数字接收机
公开(公告)号：EP0893886B1
公开(公告)日：2005-02-16
申请号：EP96946329.8
申请日：1996-12-24
申请人： SAMSUNG ELECTRONICS CO., LTD.
发明人： PARKHOMENKO, Viktor Nikolaevich , RODIONOV, Mikhail Jurievich , LURIE, Mikhail Natanovich
IPC分类号： H03L7/12
CPC分类号： H03L7/10 , H03L7/095 , H03L7/12 , H04L7/033 , Y10S331/02
摘要： The present invention relates to the field of discrete information transmission and more precisely to a device for synchronising a digital receiver. This device reduces the time necessary for the synchronisation and lowers the requirements concerning acceptable errors on frequency and phase shift. The outputs of a digital phase detector (1) are respectively connected to the adding input of an analog adder (2) and to the first information input of a multiplexer (3). The output of the multiplexer is connected to the counting input of the analog adder (2), while the output of said adder (2) is connected through a low-frequency filter to the input of a voltage-controlled generator (5). The output of the generator is connected to the clock input of a decision-making device (6), wherein the information input of said device (6) is connected to the input of the synchronisation device together with the first input of the phase detector (1) and with the first input of a synchronisation state detection unit (7). The second input of the phase detector (1) and the clock input of the decision-making device (6) are connected to the output of the voltage-controlled generator (5). The first output of synchronisation state detection unit (7) is the output indicating the absence of synchronisation and is connected to the control input of the multiplexer (3). The second output of that same unit (7) is the output indicating the synchronisation advance and/or delay and is connected to the second information input of the multiplexer (3).

2. 发明授权

EP0863616B1 Phase locked loop 失效
公开(公告)号：EP0863616B1
公开(公告)日：2003-09-10
申请号：EP98200444.2
申请日：1998-02-12
申请人： TEXAS INSTRUMENTS INCORPORATED
发明人： Black, Michael F.
IPC分类号： H03L7/12
CPC分类号： H03L7/12 , H03L1/02 , Y10S331/02

3. 发明公开

EP1104104A2 Procédé d'asservissement pour boucle à verrouillage de phase 审中-公开
标题翻译： Verfahren zur Steuerung einer Phasenregelschleife
公开(公告)号：EP1104104A2
公开(公告)日：2001-05-30
申请号：EP00204006.1
申请日：2000-11-14
申请人： Koninklijke Philips Electronics N.V.
发明人： Bedgedjian, Jean-Christophe
IPC分类号： H03J7/18 , H03L7/12
CPC分类号： H03L7/12 , H03J1/0091
摘要： L'information délivrée en sortie d'un détecteur ne varie linéairement avec l'erreur à détecter que si cette erreur est comprise dans une certaine plage. Lorsqu'on veut récupérer des erreurs plus importantes, on utilise des oscillateurs qui parcourent une large bande de fréquence, morceau par morceau, jusqu'à trouver le morceau de bande sur lequel le détecteur a un fonctionnement linéaire, et donc sur lequel la boucle peut accrocher.
L'invention propose une méthode rapide pour parcourir la bande de fréquence. Cette méthode comporte :

une étape de sélection d'un morceau de bande initial à parcourir, qui est proche du centre de ladite bande de fréquence,
une étape de sélection d'un morceau de bande suivant à parcourir, qui est constitué par le morceau de bande non-encore parcouru le plus proche du morceau initial dans le sens des fréquences croissantes ou décroissantes, en fonction d'un critère prédéfini.

Applications : communications numériques
摘要翻译：锁相环系统具有在频段的设定频带内操作的误差检测器和锁相环。在频带（S1）附近选择初始频带，并且频带沿着所选择的增加或减小的频率方向改变作为预定标准的函数（S3-3）。

4. 发明公开

EP0838900A1 Phasenregelschleife mit Frequenzregelung als Fanghilfe 失效
公开(公告)号：EP0838900A1
公开(公告)日：1998-04-29
申请号：EP97116896.8
申请日：1997-09-29
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Zirwas, Wolfgang
IPC分类号： H03L7/12
CPC分类号： H03L7/10 , H03L7/12
摘要： Bei Phasenregelschleifen für hohe Frequenzen im Bereich von 20 bis 40 Gbit/s besteht das Problem, daß der Fangbereich der Phasenregelschleife nur wenige MHz umfassen kann, während die Frequenzablage des verwendeten spannungsgesteuerten Oszillators bis zu 200 MHz betragen kann. Es ist also eine zusätzliche Fanghilfe notwendig, die erfindungsgemäß darauf beruht, daß der spannungsgesteuerte Oszillator der Phasenregelschleife gezielt verstimmt wird und dabei geprüft wird, ob sich die Differenzfrequenz zwischen der Frequenz der Eingangssignale und der Frequenz des Ausgangssignals des spannungsgesteuerten Oszillators erhöht oder erniedrigt.
摘要翻译：该方法涉及使用相位调节回路，其中我们使用相位鉴别器来产生输出信号，其输入信号之间的差表示相位环路的频率和包含在相位回路中的压控振荡器的频率。压控振荡器故意失谐，检查频差以确定其是否上升或下降。如果频率差异上升，失谐的方向反转。压控振荡器的频率通过改变其控制电压而失谐，并且优选地根据频率差来控制失谐的斜率。

5. 发明授权

EP0267422B1 Procédé et dispositif d'aide à l'acquisition d'une boucle à verrouillage de phase 失效转让
标题翻译：用于辅助锁相环获取的方法和装置
公开(公告)号：EP0267422B1
公开(公告)日：1991-05-29
申请号：EP87114515.7
申请日：1987-10-05
申请人： ALCATEL CIT
发明人： Balzano, Jean-Michel
IPC分类号： H03L7/12
CPC分类号： H03L7/12 , Y10S331/02

6. 发明公开

EP3190704A1 DIGITAL PHASE LOCKED LOOPS 有权
标题翻译：数字锁相环
公开(公告)号：EP3190704A1
公开(公告)日：2017-07-12
申请号：EP16150342.0
申请日：2016-01-06
申请人： NXP B.V.
发明人： Moehlmann, Ulrich
IPC分类号： H03L7/083 , H03L7/12 , H03L7/099
CPC分类号： H03L7/0991 , G01S7/35 , H03L7/093 , H03L7/099 , H03L7/12 , H03L2207/06 , H03L2207/50
摘要： An all digital phase locked loop system for tracking a variable frequency input signal and method of operation are described. The ADPLL system includes a digital phase locked loop, including a digitally controlled oscillator, and a model of the digitally controller oscillator. The model represents the behaviour of the digitally controlled oscillator as a function of frequency and has a model input arranged to receive a signal indicating a current target frequency. The model is configured to output at least one control signal to control the frequency of the digitally controlled oscillator to be closer to the current target frequency. The digital phase locked loop is configured to control the digitally controlled oscillator to reduce any difference between the frequency of the digitally controlled oscillator and the current target frequency arising from any deviation of the model of the digitally controlled oscillator from the digitally controlled oscillator.
摘要翻译：描述了用于跟踪可变频率输入信号的全数字锁相环系统和操作方法。 ADPLL系统包括一个数字锁相环，包括一个数字控制振荡器，以及一个数字控制器振荡器模型。该模型表示数字控制振荡器作为频率的函数的行为，并且具有模型输入，该模型输入被设置为接收指示当前目标频率的信号。该模型被配置为输出至少一个控制信号以控制数字控制振荡器的频率以更接近当前目标频率。数字锁相环被配置为控制数字控制振荡器以减少由数字控制振荡器的模型与数字控制振荡器的任何偏差引起的数字控制振荡器的频率和当前目标频率之间的差异。

7. 发明公开

EP2738945A1 COMPENSATION DEVICE, SIGNAL GENERATOR, AND WIRELESS COMMUNICATION DEVICE 有权
标题翻译： KOMPENSATIONSVORRICHTUNG，SIGHERERATOR UND DRAHTLOSE KOMMUNIKATIONSVORRICHTUNG
公开(公告)号：EP2738945A1
公开(公告)日：2014-06-04
申请号：EP12817875.3
申请日：2012-07-24
申请人： Sumitomo Electric Industries, Ltd.
发明人： ONISHI, Masahiko , KATSURA, Isao
IPC分类号： H04B1/16 , H03D7/18 , H03L7/12 , H04B1/10 , H04B1/26 , H04L27/14
CPC分类号： H04L27/3455 , H03L7/093 , H03L7/099 , H03L7/104 , H04B1/10 , H04B1/28 , H04L7/0331 , H04L27/38 , H04L27/3863
摘要： A compensation apparatus compensates a quadrature-demodulated signal output from a quadrature demodulator 5 that performs quadrature demodulation by using a signal of a carrier frequency fc, by removing an image component caused by the quadrature demodulator 5 from the quadrature-demodulated signal. The compensation apparatus includes a signal generator 10 that generates a reference signal having a predetermined bandwidth in a reception band, and provides the reference signal to an input side of the quadrature demodulator 5. The reference signal includes a frequency band that is biased to either a higher-frequency side or a lower-frequency side with respect to the carrier frequency.
摘要翻译：补偿装置通过从正交解调信号去除由正交解调器5引起的图像分量，来补偿从正交解调器5输出的正交解调信号，该正交解调器5通过使用载波频率fc的信号进行正交解调。补偿装置包括：信号发生器10，其生成在接收频带中具有预定带宽的参考信号，并将参考信号提供给正交解调器5的输入侧。参考信号包括偏置到相对于载波频率的高频侧或低频侧。

8. 发明公开

EP0893009A4 PHASE LOCKED LOOP WITH IMPROVED LOCK TIME AND STABILITY 失效
标题翻译：稳定性改进和VERRIEGLUNGSZEIT锁相环
公开(公告)号：EP0893009A4
公开(公告)日：2000-08-09
申请号：EP97954534
申请日：1997-12-16
申请人： MICROCHIP TECH INC
发明人： CHIAO JENNIFER YUAN , YACH RANDY L
IPC分类号： H03L7/093 , H03L7/089 , H03L7/10 , H03L7/12 , H03D3/24 , H03L7/00
CPC分类号： H03L7/12 , H03L7/0891
摘要： A phase locked loop (PPL) circuit is used to synchronize a local clock frequency with an edge of a reference clock frequency, employing a phase detector (30) to compare the local clock frequency and the reference clock frequency to generate a control signal indicative of the need to increase or to decrease the local clock frequency for phase locking thereof to the reference clock frequency. A voltage controlled oscillator (VCO) (35) is responsive to a signal voltage derived from the control signal to vary the local clock frequency as necessary to achieve phase locking. A loop filter (32) has a reference voltage threshold level which is preprogrammable to enable the loop filter to respond to the control signal by adjusting the signal voltage as a virtual step function toward the programmed reference voltage threshold level before application to the VCO (35), and then cycling up and down in search for a stable control signal voltage to reduce the time necessary to achieve the desired phase locking.

9. 发明公开

EP0893886A1 DEVICE FOR SYNCHRONISING A DIGITAL RECEIVER 失效
标题翻译： VORRICHTUNG ZUR SYNCHRONIZATION EINES DIGITALENEMPFÄNGERS
公开(公告)号：EP0893886A1
公开(公告)日：1999-01-27
申请号：EP96946329.8
申请日：1996-12-24
申请人： SAMSUNG ELECTRONICS CO., LTD.
发明人： PARKHOMENKO, Viktor Nikolaevich , RODIONOV, Mikhail Jurievich , LURIE, Mikhail Natanovich
IPC分类号： H03L7/12
CPC分类号： H03L7/10 , H03L7/095 , H03L7/12 , H04L7/033 , Y10S331/02
摘要： The invention relates generally to transmission of digitized information and more specifically to a digital receiver locking device that provides a decreased lock-in time and minimizes requirements to a permissible frequency and phase matching error. Outputs of a digital phase detector 1 are coupled, respectively, to an addition input of an analog adder 2 and a first information input of a multiplexer 3 having an output coupled to a subtraction input of the analog adder 2. An output of the adder 2 is connected via a low-pass filter to an input of a voltage controlled oscillator (VCO) 5 having an output connected to a clock input of a decision unit 6 whose information input is coupled, along with a first input of the phase detector 1 and a first input of a lock state detection circuit 7, to an input of the locking device. A second input of the phase detector 1 and a clock input of the decision unit 6 are coupled to an output of the VCO 5. A first output of the lock state detection circuit 7, which is an unlocked state indication output, is coupled to a control input of the multiplexer 3, and a second output of the circuit 7, which is a lock lead/lag indication output, is coupled to a second information input of the multiplexer 3.
摘要翻译：本发明一般涉及数字化信息的传输，更具体地说涉及一种数字接收机锁定装置，该数字接收机锁定装置提供减少的锁定时间并使对允许的频率和相位匹配误差的要求最小化。数字相位检测器1的输出分别耦合到模拟加法器2的加法输入和耦合到模拟加法器2的减法输入的输出的多路复用器3的第一信息输入。加法器2的输出经由低通滤波器连接到压控振荡器（VCO）5的输入端，该压控振荡器（VCO）5的输出连接到其信息输入耦合的判定单元6的时钟输入以及相位检测器1的第一输入端，以及锁定状态检测电路7的第一输入到锁定装置的输入端。相位检测器1的第二输入端和决定单元6的时钟输入端耦合到VCO5的输出。作为解锁状态指示输出的锁定状态检测电路7的第一输出耦合到多路复用器3的控制输入和作为锁定引导/延迟指示输出的电路7的第二输出耦合到多路复用器3的第二信息输入端。

10. 发明授权

EP0406949B1 Oscillator circuit 失效
公开(公告)号：EP0406949B1
公开(公告)日：1995-03-15
申请号：EP90201714.4
申请日：1990-06-28
申请人： Philips Electronics N.V.
发明人： Motté, Bruno Jean-Pierre
IPC分类号： H03L7/12 , H04N5/12
CPC分类号： H03L7/12

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