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1. 发明公开

EP0115004A1 Ripple counter circuit having reduced propagation delay 有权
标题翻译：异步计数器电路具有减少的运行时间。
公开(公告)号：EP0115004A1
公开(公告)日：1984-08-08
申请号：EP83112704.8
申请日：1983-12-16
申请人： MOTOROLA, INC.
发明人： Akram, Faheem M.
IPC分类号： H03K23/58
CPC分类号： H03K23/58
摘要： A ripple counter circuit (24) is provided that reduces propagation delay inherent in flip-flops, and therefore, reduces the current required. A first flip-flop (26) has a clock input ( CLK ) responsive to a clock signal and a D input connected to a Q output. A second flip-flop (30) has a clock input ( CLK ) ANDed to a O 1 output of the first flip-flop (26) and the clock signal. A propagation delay normally associated with the first flip-flop (26) is eliminated from the O 1 output of the first flip-flop (26).

2. 发明公开

EP0538805A2 Schaltungsanordnung zur Erzeugung logischer Schmetterlingsstrukturen 失效
标题翻译：用于制造逻辑蝶形结构的电路布置。
公开(公告)号：EP0538805A2
公开(公告)日：1993-04-28
申请号：EP92117946.1
申请日：1992-10-20
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Grehl, Udo, Dipl.-Ing.
IPC分类号： H03M13/00 , G06F7/62 , H03K23/58 , H03K21/14 , G06F7/50 , G11C19/00
CPC分类号： G06F7/5055 , G06F7/62 , G11C19/00 , H03K21/14 , H03K23/58 , H03M13/41
摘要： Schaltungsanordnung, bei der jeweils eine von k Verknüpfungszellen einen von k Ausgangszuständen aus zwei von k Eingangszuständen erzeugt. Die Verknüpfungszellen enthalten jeweils zwei Zähler (CT1, CT2; CT3, CT4), bei denen ein über einen seriellen Dateneingang (DI) geladener Zählerstand um einen über einen seriellen Zählweiteneingang (CW) eingegebenen Wert (Z k+1 ) erhöht wird, jeweils einen Komparator (CP1; CP2), der seriell die beiden Zählerstände miteinander vergleicht, jeweils einen Multiplexer (M1; M2), der durch den Komparator (CP1, CP2) gesteuert einen der beiden Zählerstände als Ausgangszustand (B k+1 ; D k+1 ) durchschaltet, und jeweils zwei weitere Multiplexer (M3, M4; M5, M6), die entweder einen seriellen Datenausgang (D0) des jeweiligen Zählers (CT1, CT2, CT3, CT4) oder den jeweils zugeordneten Eingangszustand (A k ; C k ) auf den jeweiligen Zähler (CT1, CT2, CT3, CT4) aufschalten.
摘要翻译：，每个生成的电路装置，其中K细胞从两个k个输入的状态中的k的输出状态中的一个的连接。连接单元，每个单元包括两个计数器（CT1，CT2; CT3，CT4）在通过串行数据输入（DI）通过串行Zählweiteneingang（CW）输入值装入计数器由一个（Z K + 1），其一个增加时，在每种情况下的比较器（CP1; CP2），其串联在两个计数器状态相互比较，每一个都具有多路转换器;由所述比较器（CP1，CP2）两个计数器状态作为输出状态的一个控制（M1 M2）（BK + 1; D K + 1）个开关通过，和另外两个多路复用器，分别为（M3，M4; M5，M6）具有或者一个串行数据输出的各计数器的（D0）（CT1，CT2，CT3，CT4）或分别分配输入状态（阿克; CK）（在相应的计数器入侵CT1，CT2，CT3，CT4）。

3. 发明授权

EP0095796B1 Dynamic two-phase circuit arrangement 有权转让
标题翻译：动态两相电路布置
公开(公告)号：EP0095796B1
公开(公告)日：1989-04-12
申请号：EP83200641.5
申请日：1983-05-04
申请人： PHILIPS ELECTRONICS UK LIMITED , Philips Electronics N.V.
发明人： Kinghorn, John Ritchie
IPC分类号： H03K19/096 , H03K23/52
CPC分类号： H03K23/58 , H03K3/35606

4. 发明授权

EP0115004B1 Ripple counter circuit having reduced propagation delay 有权
标题翻译：具有减少传播延迟的纹波计数器电路
公开(公告)号：EP0115004B1
公开(公告)日：1988-03-30
申请号：EP83112704.8
申请日：1983-12-16
申请人： MOTOROLA, INC.
发明人： Akram, Faheem M.
IPC分类号： H03K23/58
CPC分类号： H03K23/58

5. 发明公开

EP0095796A3 Dynamic two-phase circuit arrangement 有权转让
标题翻译：动态两相电路布置
公开(公告)号：EP0095796A3
公开(公告)日：1985-06-12
申请号：EP83200641
申请日：1983-05-04
申请人： PHILIPS ELECTRONIC AND ASSOCIATED INDUSTRIES LIMITED , N.V. Philips' Gloeilampenfabrieken
发明人： Kinghorn, John Ritchie
IPC分类号： H03K19/096 , H03K23/08
CPC分类号： H03K23/58 , H03K3/35606
摘要： As shown in Figure 6, a dynamic two-phase circuit arrangement comprises two flip-flops (601 and 602) each of which has an input stage (transistors 605/606 and 613/614), a non-inverting output stage (transistors 608/609 and 616/617) and an inverting output stage (transistors 610/611 and 618/619). Two-phase control of the two flip-flops (601 and 602) is effected by drive pulses K1 and K2. The arrangement also includes combinatorial logic (603) which is operated by the drive pulses K1 and K2 to feed counter clock pulses CP to the first flip-flop (601). The flip-flop (601) performs a divide-by-two operation in response to the clock pulses CP and drives the flip-flop (602) from its Q-output. The flip-flop (602) includes an additional switching transistor (620) which is also driven from the Q-output of the flip-flop (601). This transistor (620) is connected to perform an OR-function with the non-inverting output stage (transistors 616/617) of the flip-flop (602). As a result, this output stage produces shift pulses S having half the repetition frequency of the clock pulses CP. The duration of these shift pulses corresponds to the period of the two-phase control cycle (K1, K2) of the arrangement.

6. 发明授权

EP0538805B1 Addier-Vergleichs-Auswahl (ACS) Schmetterlingsschaltung für Viterbidekodierer, bei der die Addiervorgänge von Zählern ausgeführt werden 失效
标题翻译：添加，比较，选择（ACS）蝶形电路，用于Viterbidekodierer，其中所述Addiervorgänge由计数器进行
公开(公告)号：EP0538805B1
公开(公告)日：1998-03-04
申请号：EP92117946.1
申请日：1992-10-20
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Grehl, Udo, Dipl.-Ing.
IPC分类号： H03M13/00 , G06F7/62 , H03K23/58 , H03K21/14 , G06F7/50 , G11C19/00
CPC分类号： G06F7/5055 , G06F7/62 , G11C19/00 , H03K21/14 , H03K23/58 , H03M13/41

7. 发明公开

EP0471390A2 A frequency divider circuit 失效
标题翻译：分频器电路
公开(公告)号：EP0471390A2
公开(公告)日：1992-02-19
申请号：EP91118873.8
申请日：1990-02-28
申请人： MITSUBISHI DENKI KABUSHIKI KAISHA
发明人： Maemura, Kousei, c/o Mitsubishi Denki K.K. , Ishida, Hiroichi, c/o Mitsubishi Denki K.K.
IPC分类号： H03K23/58 , H03K21/38
CPC分类号： H03K21/38 , H03K23/58
摘要： A frequency divider circuit having N pieces of flip-flops connected in series, includes logic means having a function of monitoring at least one of the outputs of the N pieces of flip-flops, a function of halting the frequency division operation of a prior stage flip-flop which is one stage prior to the flip-flop whose output is monitored, when the value of the output which is monitored is equal to a predetermined value while a reset signal is input, and a function of restarting a frequency division operation at the timing when the cancellation of the reset signal is effected.
摘要翻译：具有串联连接的N个触发器的分频器电路包括具有监视N个触发器的至少一个输出的功能的逻辑装置，停止前一级的分频操作的功能在输出被监视的触发器之前的一级的触发器，当被输入的复位信号被监视的输出的值等于预定值时，以及重新启动分频操作的功能复位信号取消的时间被执行。

8. 发明公开

EP0403047A2 A frequency divider circuit 失效
标题翻译： Frequenzteiler-Schaltung。
公开(公告)号：EP0403047A2
公开(公告)日：1990-12-19
申请号：EP90302163.2
申请日：1990-02-28
申请人： MITSUBISHI DENKI KABUSHIKI KAISHA
发明人： Maemura, Kousei, c/o Mitsubishi Denki K.K. , Ishida, Hiroichi, c/o Mitsubishi Denki K.K.
IPC分类号： H03K23/58 , H03K21/38
CPC分类号： H03K21/38 , H03K23/58
摘要： A frequency divider circuit having N pieces of flip-flops (11,12,13,14) connected in series, includes logic means (15,16) having a function of monitoring at least one of the outputs (N1,N2,N3,N4) of the N pieces of flip-flops (11,12,13,14), a function of halting the frequency division operation of a prior stage flip-flop which is one stage prior to the flip-flop whose output is monitored, when the value of the output which is monitored is equal to a predetermined value while a reset signal (RSB)is input, and a function of restarting a frequency division operation at the timing when the cancellation of the reset signal (RSB) is effected.
摘要翻译：具有串联连接的N个触发器（11,12,13,14）的分频器电路包括具有监视至少一个输出（N1，N2，N3，...，N3）的功能的逻辑装置（15,16） N4）的N个触发器（11,12,13,14）的功能是暂停在输出被监视的触发器之前一级的前级触发器的分频操作的功能，当输入复位信号（RSB）时被监视的输出的值等于预定值，并且在执行复位信号（RSB）的取消的定时时重新启动分频操作的功能。

9. 发明公开

EP0332297A3 Loadable ripple counter 失效
标题翻译：负载纹理计数器
公开(公告)号：EP0332297A3
公开(公告)日：1990-12-19
申请号：EP89301340.9
申请日：1989-02-13
申请人： DIGITAL EQUIPMENT CORPORATION
发明人： Slater, Andrew E.
IPC分类号： H03K23/66 , H03K23/58
CPC分类号： H03K23/58 , H03K23/665
摘要： A loadable N-bit ripple counter having N bit subcircuits that each inlude a flip-flop (42, 44, 46) and a bit loading element (48, 50, 52). The flip-flop output is controllable to a known state when a flip-flop control signal is asserted. The bit loading element (48, 50, 52) is connected to receive the flip-flop output (Q) and a bit input of a multibit number (LD0H, LD1H, LD2H) being loaded and to provide a bit output of the counter (CNT0, CNT1, CNT2), the bit output being controlled by the states of the flip-flop output and the bit input, and, except for the most significant bit, serving as a clock for the next more significant bit subcircuit.

10. 发明公开

EP0332297A2 Loadable ripple counter 失效
标题翻译：异步机Zählermit Preset
公开(公告)号：EP0332297A2
公开(公告)日：1989-09-13
申请号：EP89301340.9
申请日：1989-02-13
申请人： DIGITAL EQUIPMENT CORPORATION
发明人： Slater, Andrew E.
IPC分类号： H03K23/66 , H03K23/58
CPC分类号： H03K23/58 , H03K23/665
摘要： A loadable N-bit ripple counter having N bit subcircuits that each inlude a flip-flop (42, 44, 46) and a bit loading element (48, 50, 52). The flip-flop output is controllable to a known state when a flip-flop control signal is asserted. The bit loading element (48, 50, 52) is connected to receive the flip-flop output (Q) and a bit input of a multibit number (LD0H, LD1H, LD2H) being loaded and to provide a bit output of the counter (CNT0, CNT1, CNT2), the bit output being controlled by the states of the flip-flop output and the bit input, and, except for the most significant bit, serving as a clock for the next more significant bit subcircuit.
摘要翻译：一种可负载的N位纹波计数器，具有N位子电路，每个子电路都包含触发器（42,44,46）和位加载元件（48,50,52）。当触发器控制信号被断言时，触发器输出可控制到已知状态。连接比特加载元件（48,50,52）以接收触发器输出（Q）并且加载多位数（LD0H，LD1H，LD2H）的位输入并提供计数器的位输出 CNT0，CNT1，CNT2），位输出由触发器输出和位输入的状态控制，除了最高有效位外，还用作下一个更高有效位子电路的时钟。

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