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1. 发明公开

EP2806562A1 Programmable frequency divider module with duty cycle close to fifty percent 审中-公开
标题翻译：程式计算机频率计算器快速fünfzigProzent
公开(公告)号：EP2806562A1
公开(公告)日：2014-11-26
申请号：EP13305661.4
申请日：2013-05-22
申请人： Asahi Kasei Microdevices Corporation
发明人： Canard, David , Gervais, Didier
IPC分类号： H03K21/00 , H03K23/00
CPC分类号： H03K23/665 , H03K21/026
摘要： A programmable frequency divider module (10) is based on a programmable re-load counter (1) and a digital combination (11) comprising an N-bit adder. In a preferred implementation, a down-count from a division ratio value (R) down to one-value is repeated, and a down-count signal is added to an offset value itself determined as a function of the division ratio value. The adder carry generates a derived clock signal having a frequency equal to that of an initial clock signal divided by the division ratio value. Such frequency divider module produces the derived clock signal with low noise and duty cycle close to 50%. It is well adapted in particular for clocking analog-to-digital converters, digital-to-analog converters and phase-locked loop devices.
摘要翻译：可编程分频器模块（10）基于可编程重载计数器（1）和包括N位加法器的数字组合（11）。在优选的实施方式中，重复从分频比值（R）下降到一值的递减计数，并将递减计数信号添加到作为分频比值的函数确定的偏移值本身。加法器进位产生具有等于初始时钟信号的频率等于分频比的频率的导出时钟信号。这种分频器模块产生低噪声和占空比接近50％的导出时钟信号。它特别适用于时钟模数转换器，数模转换器和锁相环设备。

2. 发明公开

EP1126467A1 Synchronous counter for electronic memories 有权
标题翻译： SynchronerZählerfürelektronische Speicher
公开(公告)号：EP1126467A1
公开(公告)日：2001-08-22
申请号：EP00830100.4
申请日：2000-02-14
申请人： STMicroelectronics S.r.l.
发明人： Pascucci, Luigi
IPC分类号： G11C8/04 , G11C7/10 , H03K23/66
CPC分类号： H03K23/665 , G11C7/1018 , G11C8/04
摘要： A memory counter circuit, comprising a plurality of mutually connected counter stages (1a, 1), comprising:

an internal address bus (2) which is interfaced with each one of the counter stages (1a, 1) and is adapted to send an external address signal (18) to each one of the counter stages;
means (19, 20) for loading the external address signal (18) onto the internal address bus (2);
means (3) for enabling the connection between the internal bus (2) and each one of the counter stages (1a, 1), the means being driven by a true address latch enable signal (ALE);
means (15) for generating the true address latch enable signal (ALE) starting from an external address latch signal (16) and a fast address latch enable signal (ALE-fast) which is adapted to drive the means (19, 20) for loading the external address (18) onto the internal address bus (2); and
means (21) for generating clock signals (M-inc, S-inc) for synchronizing each one of the counter stages (1a, 1), the synchronization signals not being simultaneously active.
摘要翻译：一种存储器计数器电路，包括多个相互连接的计数器级（1a，1），包括：内部地址总线（2），其与每个所述计数器级（1a，1）接口，并且适于发送外部地址信号（18）到每个所述计数器级; 用于将外部地址信号（18）加载到内部地址总线（2）上的装置（19,20）; 用于启用内部总线（2）和每个计数器级（1a，1）之间的连接的装置（3），该装置由真实的地址锁存使能信号（ALE）驱动; 用于从外部地址锁存信号（16）开始产生真实地址锁存使能信号（ALE）的装置（15）和适于驱动装置（19,20）的快速地址锁存使能信号（ALE-fast）将外部地址（18）加载到内部地址总线（2）上; 以及用于产生用于同步每个所述计数器级（1a，1）的时钟信号（M-inc，S-inc）的装置（21），所述同步信号不是同时有效。

3. 发明公开

EP0406366A1 HIGH SPEED PROGRAMMABLE DIVIDER 失效转让
标题翻译：可编程高速护栏。
公开(公告)号：EP0406366A1
公开(公告)日：1991-01-09
申请号：EP90900469.0
申请日：1989-11-14
申请人： HUGHES AIRCRAFT COMPANY
发明人： COSAND, Albert, E.
IPC分类号： H03K23 , H03K21
CPC分类号： H03K23/665 , H03K21/10 , H03K23/667 , H03K23/68
摘要： Un diviseur de fréquence ou compteur programmable comprend la combinaison d'un pré-étalonneur de module fixe (110) et d'un diviseur programmable (120, 130, 140, 150, 160), le pré-étalonneur fournissant plus d'une phase d'horloge unique au diviseur programmable et le diviseur programmable utilisant les phases d'horloge multiples pour permettre un fonctionnement dans un mode nombre fractionnaire-nombre entier. La combinaison globale du pré-étalonneur et du diviseur programmable fonctionne comme un diviseur programmable pour lequel l'incrément minimal dans le module du diviseur global est inférieur au module du pré-étalonneur, mais la fréquence d'horloge maximale utilisable est la fréquence d'horloge maximale du pré-étalonneur.

4. 发明公开

EP0146418A1 File d'attente asynchrone à empilement de registres 有权
标题翻译：异步缓冲器具有堆叠寄存器。
公开(公告)号：EP0146418A1
公开(公告)日：1985-06-26
申请号：EP84401952.1
申请日：1984-09-28
申请人： Thomas, Alain , Servel, Michel
发明人： Thomas, Alain , Servel, Michel
IPC分类号： G06F13/00 , G11C19/00 , H03K23/66
CPC分类号： G06F5/08 , H03K23/665
摘要： La file d'attente, utilisable en informatique et traitement numérique du signal, comprend un empilement en cascade de registres identiques (10) de stockage de données et une chaîne logique de commande de sous-ensembles identiques associés chacun à un des registres. Les registres (10) sont du type à verrouillage ayant un état transparent et un état verrouillé, chaque sous-ensemble comportant un commutateur (16) constitué de façon à fournir, sur sa sortie a reliée au registre associé, un signal logique représentatif de l'état de sous-ensemble amont ou aval suivant que le registre associé au sous-ensemble comprenant le commutateur est libre ou occupé.

5. 发明公开

EP0044156A1 Phase-locked loop frequency synthesizer 失效
标题翻译：频率合成锁相环。
公开(公告)号：EP0044156A1
公开(公告)日：1982-01-20
申请号：EP81302908.9
申请日：1981-06-26
申请人： JOHN FLUKE MFG. CO., INC.
发明人： Erps, Floyd D. , Fried, Raymond L.
IPC分类号： H03L7/22 , H03B21/02 , H03K21/36
CPC分类号： H03K23/665 , H03K23/667 , H03L7/185
摘要： A programmable divide-by-N phase-locked loop having a pulse incrementor circuit (12) and a single sideband mixer circuit (14) embedded in the loop feedback path is disclosed. In each disclosed arrangement, one input port of the single sideband mixer (14) receives the signals supplied by the phase-locked loop voltage-controlled oscillator (16) and, depending upon whether the mixer employed is configured for supplying an upper sideband signal or a lower sideband signal, either increases or decreases the frequency of the phase-locked loop feedback signal by a factor fs, where f s is the frequency of a control signal applied to the second input port of the single sideband mixer (14). The pulse incrementor circuit (12) receives the signal supplied by the single sideband mixer (14) and, depending on whether the pulse incrementor (12) is configured for deleting signal pulses or adding signal pulses, either decreases or increases the average frequency of the signals supplied to the phase-locked loop programmable divider by a factor f d , where f d is the frequency of a control signal applied to the pulse incrementor Since the phase-locked loop synchronizes or locks when the phase of the signal supplied by the programmable divider is equal to the phase of a reference frequency f" which is supplied to the phase-locked loop phase detector, the arrangement causes the phase-locked loop voltage-controlled oscillator to supply a signal at a frequency of Nf r ±fd±f s , where N is the selected divisor of the phase-locked loop programmable divider and the operations of addition and subtraction are determined by the type of single sideband mixer and pulse incrementor utilized. To suppress spurious output signals, both control frequencies f d and f s are maintained substantially above the phase-locked loop cutoff frequency.

6. 发明公开

EP0030857A2 Programmable counter circuit 失效
标题翻译： ProgrammierbareZählschaltung。
公开(公告)号：EP0030857A2
公开(公告)日：1981-06-24
申请号：EP80304498.1
申请日：1980-12-12
申请人： FUJITSU LIMITED
发明人： Asami, Fumitaka , Takagi, Osamu
IPC分类号： H03K23/66 , H03K23/58
CPC分类号： H03K23/665 , H03K3/356104
摘要： Load terminals of flip-flops P D1 to P D12 of respective stages of an N step counter are cascade-connected via buffers BUF and a load signal LOAD is applied to the load terminals from a load signal generator circuit LDG. The load signal generator circuit LDG has a detector DET for detecting a specific count value which occurs a little before initial value loading of the flip-flop stages of the counter circuit is to be begun. A shift register SHR receives a detection output of the detector DET and the detection output is shifted through the stages of the shift register SHR independence upon clock signals the same as those used for driving the counter circuit. The detection output is delivered from the shift register SHR as a load signal LOAD at the moment at which initial value loading is to be begun. For the duration of the load signal LOAD and a selected period of time subsequent thereto a load control circuit LCT inhibits the application of a detection output from the detector DET to the shift register SHR, thus preventing erroneous loading.
摘要翻译：通过缓冲器BUF级联连接N级计数器的各级的触发器PD1至PD12的负载端子，并且负载信号LOAD从负载信号发生器电路LDG施加到负载端子。负载信号发生器电路LDG具有检测器DET，用于检测在开始计数器电路的触发器级的初始值加载之前稍稍发生的特定计数值。移位寄存器SHR接收到检测器DET的检测输出，并且检测输出在与用于驱动计数器电路的时钟信号相同的时钟信号上独立于移位寄存器SHR的级。在初始值加载开始的时刻，检测输出作为负载信号LOAD从移位寄存器SHR输出。在负载信号LOAD的持续时间和随后的所选择的时间段内，负载控制电路LCT禁止将检测器DET的检测输出施加到移位寄存器SHR，从而防止错误的加载。

7. 发明授权

EP1675266B1 An improved area efficient programmable frequency divider 有权
标题翻译：面积高效可编程分频器
公开(公告)号：EP1675266B1
公开(公告)日：2010-03-10
申请号：EP05107860.8
申请日：2005-08-26
申请人： STMicroelectronics Pvt. Ltd
发明人： Chatterjee, Kallol , Jain, Deependra
IPC分类号： H03K23/66 , H03K23/58
CPC分类号： H03K23/665 , H03K21/40 , H03K23/667

8. 发明公开

EP1675266A3 An improved area efficient programmable frequency divider 有权
标题翻译：面积高效可编程分频器
公开(公告)号：EP1675266A3
公开(公告)日：2008-09-24
申请号：EP05107860.8
申请日：2005-08-26
申请人： STMicroelectronics Pvt. Ltd
发明人： Chatterjee, Kallol , Jain, Deependra
IPC分类号： H03K23/66 , H03K23/58
CPC分类号： H03K23/665 , H03K21/40 , H03K23/667
摘要： A programmable high-speed frequency divider, in which stage for forming a frequency divider, which is capable of being programmed with a programmable dividing ratio, is simplified to reduce the area and circuit complexity. A start-up circuitry has been introduced within the said frequency-divider to ensure that the frequency-divider will never go into false state.

9. 发明授权

EP0907252B1 Phase-locked loop with improved trade-off between lock-up time and power dissipation 有权
标题翻译：具有之间的改进的锁定时间和功耗比PLL
公开(公告)号：EP0907252B1
公开(公告)日：2003-11-26
申请号：EP98118420.3
申请日：1998-09-29
申请人： Sanyo Electric Co., Ltd. , Tottori Sanyo Electric Co., Ltd.
发明人： Sumi, Yasuaki Tottori Sanyo Electric Co., Ltd.
IPC分类号： H03L7/00 , H03L7/113 , H03L7/089 , H03L7/18
CPC分类号： H03L7/0891 , H03K23/665 , H03K23/68 , H03L7/087 , H03L7/113 , H03L7/18 , H03L7/181 , H03L7/191 , H03L7/1974 , H03L7/199

10. 发明公开

EP1113579A1 Procédé pour diviser la fréquence d'un signal 审中-公开
标题翻译： Verfahren zur Frequenzteilung eines Signales
公开(公告)号：EP1113579A1
公开(公告)日：2001-07-04
申请号：EP00204624.1
申请日：2000-12-19
申请人： Koninklijke Philips Electronics N.V.
发明人： Flecheux, Bertrand
IPC分类号： H03K23/66
CPC分类号： H03K23/665
摘要： La présente invention concerne un procédé pour diviser la fréquence d'un signal électronique X0 incluant les étapes suivantes :

. pré-chargement d'une première valeur prédéterminée P(1:N) dans un compteur/décompteur L1...LN,
. cadencement du compteur/décompteur L1...LN au moyen dudit signal électronique X0,
. détection d'un état dans lequel le compteur/décompteur présente une deuxième valeur prédéterminée, et
. nouveau pré-chargement de la première valeur prédéterminée P(1:N) dans le compteur/décompteur L1...LN.

Selon l'invention, les pré-chargements sont faits de manière asynchrone.
L'invention permet de réduire le bruit introduit dans la tension d'alimentation d'un diviseur de fréquence DIV par les pré-chargements périodiques du compteur/décompteur L1...LN qu'il contient.

Application: Boucles à verrouillage de phase pour radiotéléphones ou télévisueurs,
Référence: Figure 2.
摘要翻译：分割电子信号X0的频率的方法包括：在上/下计数器L1中预加载第一预定值P（1：N）。。。 LN，对上/下计数器L1进行计时。。。 LN通过所述电子信号X0检测升降计数器具有第二预定值的状态，并且再次在上/下计数器L1中预加载第一预定值P（1：N）。。。 LN。预加载操作是异步执行的。通过上/下计数器L1的周期性预加载操作，降低了分频器DIV的电源电压中引入的噪声。。。 LN分频器。

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