专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

EP1536561B1 Current controlled oscillator 有权
标题翻译：电流控制振荡器
公开(公告)号：EP1536561B1
公开(公告)日：2009-01-28
申请号：EP04105596.3
申请日：2004-11-08
申请人： TEXAS INSTRUMENTS INC.
发明人： Raha, Prasun
IPC分类号： H03K3/03 , H03K5/13
CPC分类号： H03K3/0322 , H03K5/12 , H03K5/133 , H03K2005/00208 , H03K2005/00234 , H03L7/0893 , H03L7/0995

2. 发明公开

EP0553744A3 Signal delay method, signal delay device and circuit for use in the apparatus 失效
标题翻译：信号延迟方法，信号延迟装置和电路在设备中的使用
公开(公告)号：EP0553744A3
公开(公告)日：1995-01-18
申请号：EP93101077.1
申请日：1993-01-25
申请人： KONICA CORPORATION
发明人： Takaki, Kouichi, Konica Corporation , Azumai, Mitsuo, Konica Corporation , Ishii, Hiroshi, Konica Corporation
IPC分类号： H03K5/135
CPC分类号： H03K5/131 , H03K5/135 , H03K2005/00234
摘要： In a circuit provided in a single integrated circuit unit for use in a signal delay device, there is provided with a device in which an input signal is delayed and a plurality of delay signals, each having a different delay period from the input signal, are outputted, and a detector in which a delay signal having a specific relation with the input signal among the plurality of delay signals is detected.

3. 发明公开

EP0477582A1 Digital frequency multiplication and data serialization circuits 失效
标题翻译：数字倍频和数据串行化电路
公开(公告)号：EP0477582A1
公开(公告)日：1992-04-01
申请号：EP91114594.4
申请日：1991-08-30
申请人： International Business Machines Corporation
发明人： Novof, Ilya Iosephovich
IPC分类号： H03M9/00 , H04L7/027 , H04B3/10
CPC分类号： H03M9/00 , H03K5/00006 , H03K2005/00234 , H03K2005/00247 , H03K2005/00286 , H04J3/047
摘要： A digital clock frequency multiplication and data serialization circuit for converting Q parallel data bits into a serial data stream is provided. A clock phase generator (34) is coupled to receive the clock signal of the Q parallel data bits and output in response thereto Q synchronous clocks each of different phase. Logic circuitry (36) is coupled to simultaneously receive the Q synchronous clocks and the Q parallel data bits. The Q synchronous clocks are used by the logic to gate a respective one of the Q parallel data bits such that the Q parallel data bits are sequentially output therefrom as a serial data stream. Circuits are provided for simultaneous frequency multiplication and return-to-zero data serialization and simultaneous frequency multiplication and nonreturn-to-zero data serialization. Further, digital clock frequency multiplication and synchronization circuits for converting a low frequency signal to a high frequency signal are described.
摘要翻译：提供了用于将Q个并行数据位转换为串行数据流的数字时钟倍频和数据串行化电路。时钟相位发生器（34）被耦合以接收Q个并行数据位的时钟信号，并响应于此而输出Q个不同相位的同步时钟。逻辑电路（36）被耦合以同时接收Q个同步时钟和Q个并行数据位。逻辑使用Q个同步时钟来选通Q个并行数据比特中相应的一个，使得Q个并行数据比特作为串行数据流顺序输出。电路提供同时倍频和归零数据串行化，同时倍频和非归零数据串行化。此外，描述了用于将低频信号转换为高频信号的数字时钟倍频和同步电路。

4. 发明公开

EP0355329A2 Schaltungsanordnung zur Phasenverschiebung 失效
标题翻译： Schaltungsanordnung zur Phasenverschiebung。
公开(公告)号：EP0355329A2
公开(公告)日：1990-02-28
申请号：EP89111948.9
申请日：1989-06-30
申请人： ANT Nachrichtentechnik GmbH
发明人： Sperlich, Josef, Dipl.-Ing. , Thier, Heinz, Dipl.-Ing.
IPC分类号： H03H11/20 , H03K5/13
CPC分类号： H03H11/20 , H03K2005/00052 , H03K2005/00234 , H03K2005/00286
摘要： Ein mit geringem Aufwand realisierbares Verfahren zum Verschieben der Phase eines Signals (S) in Abhängigkeit von einem die Phasenverschiebung angebenden Steuersignal (p) läuft so ab, daß der jeweils durch das Steuersignal repräsentierten Phase zwei orthogonale kartesische Signalkomponenten (x, y) zugeordnet werden, daß das entsprechend dieser Phase zu verschiebende Signal in zwei um 90° gegeneinander phasenversetzte Signalanteile (S1, S2) aufgeteilt wird, daß einer dieser zwei Signalanteile (S1, S2) proportional der einen der zwei orthogonalen Signalkomponenten (x, y) und der andere Signalanteil proportional der anderen Signalkomponente gewichtet wird und daß die so gewichteten Signalanteile anschließend zu einem Ausgangssignal (a) wieder zusammengefaßt werden.
摘要翻译：根据指定相移的控制信号（p），可以以少量支出实现的方法来移动信号（S）的相位，使得两个正交的笛卡尔信号分量（x，y）被分配给由控制信号表示的每种情况下的相位，将根据该相位移位的信号分成相对于彼此相移90°的两个信号部分（S1，S2）并且这两个信号部分（S1，S2）中的一个被加权成与两个正交信号分量（x，y）中的一个成比例，并且另一个信号部分被加权成与其他信号分量成比例，并且随后加权的信号部分再次组合形成一个输出信号（a）。

5. 发明公开

EP0304450A1 METHOD AND APPARATUS FOR OBTAINING HIGH FREQUENCY RESOLUTION OF A LOW FREQUENCY SIGNAL 失效
标题翻译：方法和装置率较高分辨率的信号低频。
公开(公告)号：EP0304450A1
公开(公告)日：1989-03-01
申请号：EP88901993.0
申请日：1988-01-28
申请人： HUGHES AIRCRAFT COMPANY
发明人： UNDERWOOD, George, D.
IPC分类号： H03K3 , H03K5
CPC分类号： H03K3/017 , H03K5/05 , H03K5/131 , H03K2005/00234 , H03K2005/00254
摘要： Procédé et appareil permettant d'obtenir une résolution de haute fréquence d'un signal de données de basse fréquence. L'invention comprend une logique de sélection de basse fréquence (27) pour produire le signal de données ayant une résolution de basse fréquence, une logique d'automate fini de basse fréquence (29) pour déterminer si le signal de données est résolu d'après des caractéristiques prédéterminées de résolution de haute fréquence, un circuit produisant un signal de correction pour modifier le signal de données en fonction de la résolution de haute fréquence, et une logique de haute fréquence (17) pour modifier le signal de données en réponse au signal de correction de basse fréquence. La logique de haute fréquence (17) modifie sélectivement le chemin des données de basse fréquence en réponse au signal de correction pour modifier le signal de données de basse fréquence et obtenir une résolution de haute fréquence.

6. 发明公开

EP3116130A1 METHOD FOR GENERATING A PLURALITY OF OSCILLATING SIGNALS WITH DIFFERENT PHASES AND ASSOCIATED CIRCUIT AND LOCAL OSCILLATOR 有权
标题翻译：方法生成具有不同的相位和相关电路与本振各种OSZILLERENDER SIGNALS
公开(公告)号：EP3116130A1
公开(公告)日：2017-01-11
申请号：EP16168938.5
申请日：2016-05-10
申请人： MediaTek Inc.
发明人： LEE, Yueh-Ting , WANG, Yao-Chi , TSENG, Sheng-Che
IPC分类号： H03L7/081 , H03B27/00
CPC分类号： H03B27/00 , H03K5/14 , H03K21/02 , H03K2005/00234 , H03L7/00 , H03L7/0812
摘要： A circuit (100) for generating a plurality of oscillating signals with different phases includes a frequency divider (120), a first delay chain (130_1), a second delay chain (130_2) and a calibration circuit (140). The frequency divider (120) is arranged for frequency dividing a first input signal and a second input signal to generate a first frequency-divided input signal and a second frequency-divided input signal. The first delay chain (130_1) is arranged for delaying the first frequency-divided input signal, and the second delay chain (130_2) is arranged for delaying the second frequency-divided input signal. The calibration circuit (140) is arranged for controlling delay amounts of the first delay chain (130_1) and the second delay chain (130_2) according to signals within the first delay chain (130_1) or the second delay chain (130_2); wherein output signals of a portion delay cells (210_1 -210_6, 220_1 -220_6) within the first delay chain (130_1) and the second delay chain (130_2) serve as the plurality of oscillating signals with different phases.
摘要翻译：一种用于生成具有不同相位的振荡信号的多个电路（100）包括一个分频器（120），第一延迟链（130_1），第二延迟链（130_2）和一个校准电路（140）。分频器（120）被布置用于分频的第一输入信号和第二输入信号，以产生一个第一分频输入信号和第二分频输入信号。第一延迟链（130_1）被布置用于延迟所述第一分频输入信号，和第二延迟链（130_2）被布置用于延迟所述第二分频输入信号。校准电路（140）被设置成用于控制雅丁第一延迟链（130_1）和第二延迟链（130_2）的延迟量到所述第一延迟链（130_1）或第二延迟链（130_2）内的信号; 在部分单元的延迟（210_1 -210_6，220_1 -220_6）第一延迟链内（130_1）和第二延迟链（130_2）的worin输出信号作为具有不同相位的振荡信号的多元性。

7. 发明公开

EP1536561A1 Current controlled oscillator 有权
标题翻译：起搏器Oszillator
公开(公告)号：EP1536561A1
公开(公告)日：2005-06-01
申请号：EP04105596.3
申请日：2004-11-08
申请人： Texas Instruments Inc.
发明人： Raha, Prasun
IPC分类号： H03K3/03 , H03K5/13
CPC分类号： H03K3/0322 , H03K5/12 , H03K5/133 , H03K2005/00208 , H03K2005/00234 , H03L7/0893 , H03L7/0995
摘要： Generating an oscillating signal (170) according to a control current includes receiving a control current corresponding to an oscillation frequency. A first differential signal (160a) and a second differential signal (160b) are generated by switching a first load (156a and 158a) according to the control current to yield the first differential signal (160a), and switching a second load (156b and 158b) according to the control current to yield the second differential signal (160b). The first load (156a and 158a) operates in opposition to the second load (156b and 158b).
摘要翻译：根据控制电流产生振荡信号（170）包括接收与振荡频率相对应的控制电流。通过根据控制电流切换第一负载（156a和158a）产生第一差分信号（160a）和第二差分信号（160b）以产生第一差分信号（160a），并且切换第二负载（156b和 158b），以产生第二差分信号（160b）。第一负载（156a和158a）与第二负载（156b和158b）相对工作。

8. 发明公开

EP1322039A3 System and method for calibrating an adjustable delay time for a delay module 审中-公开
标题翻译：装置和方法用于校准延迟模块的一个可调节的延迟时间
公开(公告)号：EP1322039A3
公开(公告)日：2004-12-15
申请号：EP02293033.3
申请日：2002-12-06
申请人： Alcatel Canada Inc.
发明人： Greidanus, Henry Steven , Labib, Rami Emad
IPC分类号： H03K5/13 , H03K5/135
CPC分类号： H03K5/13 , H03K5/135 , H03K2005/0011 , H03K2005/00234
摘要： A timing calibration system for an adjustable delay time of a delay module for an electronic circuit is provided. The system includes a control delay module including at least one calibration delay module, the control delay module having a second delay time. The system also includes a timing module associated with the control delay module, a comparison module associated with the timing module and an adjustment module for the delay module. The timing module measures the second delay time, the comparison module compares the second delay time with a desired delay time and produces a comparison result and the adjustment module calibrates the adjustable delay time utilizing the comparison result.

9. 发明授权

EP0553744B1 Signal delay device 失效
标题翻译：一种用于信号延迟装置
公开(公告)号：EP0553744B1
公开(公告)日：2001-03-28
申请号：EP93101077.1
申请日：1993-01-25
申请人： KONICA CORPORATION
发明人： Takaki, Kouichi, Konica Corporation , Azumai, Mitsuo, Konica Corporation , Ishii, Hiroshi, Konica Corporation
IPC分类号： H03K5/135
CPC分类号： H03K5/131 , H03K5/135 , H03K2005/00234

10. 发明公开

EP0596656A2 Programmable clock skew adjustment circuit 失效
标题翻译： Programmierbare Schaltung zur Anpassung einer Taktverschiebung。
公开(公告)号：EP0596656A2
公开(公告)日：1994-05-11
申请号：EP93308615.9
申请日：1993-10-28
申请人： AT&T Corp.
发明人： Muscavage, Richard
IPC分类号： G06F1/10 , H03K5/135 , H03K5/15
CPC分类号： H03B27/00 , H03K2005/00234 , H03K2005/00241 , H03L7/081 , H03L7/0996
摘要： An integrated circuit has an oscillator (18) for generating a plurality of phases of an oscillator clock signal (CLK1, CLK2, CLK3, CLK4). Each phase of the oscillator clock clocks a respective one of a plurality of ring shift registers (30, 32, 34, 36). The output (44) of each stage of the ring shift registers is a phase of a desired clock signal and is an input to a multiplexer (38, 46, 48, 50, 52, 54, 56, 58) than can selectively provide one of the desired clock phases as the output of the multiplexer (42, 74, 76, 78, 80, 82, 84, 86). In another embodiment of the invention the ring shift registers generate half of the phases of a desired clock signal at a multiple of the desired frequency. The multiplexer output clocks a divide by two circuit which is followed by another level of multiplexing to generate the other half of the phases and to divide down to the desired frequency.
摘要翻译：集成电路具有用于产生振荡器时钟信号（CLK1，CLK2，CLK3，CLK4）的多个相位的振荡器（18）。振荡器时钟的每个相位对多个环形移位寄存器（30,32,34,36）中的相应一个进行时钟。环移位寄存器的每个级的输出（44）是期望时钟信号的相位，并且是多路复用器（38,46,48,50,52,54,56,58）的输入，可以选择性地提供一个作为多路复用器（42,74,76,78,80,82,84,86）的输出的所需时钟相位。在本发明的另一个实施例中，环移位寄存器以期望频率的倍数产生所需时钟信号的一半相位。多路复用器输出将除以两个电路进行时钟分频，然后再进行另一个复用电平，以产生另一半的相位并分频到所需的频率。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式