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1. 发明公开

EP1430677A2 METHOD AND APPARATUS FOR DATA TRANSFER USING A TIME DIVISION MULTIPLE FREQUENCY SCHEME 审中-公开
标题翻译：方法和设备进行数据传输使用时间分布获取音调方案
公开(公告)号：EP1430677A2
公开(公告)日：2004-06-23
申请号：EP02773589.3
申请日：2002-09-26
申请人： GENERAL ATOMICS
发明人： ROGERSON, Gerald, Dean , ELLIS, Jason, Lee , FURUNO, David, Satoru , WALKER, Michael, Louis , GEHRING, Stephan, Walter
IPC分类号： H04L27/26 , H04L5/06
CPC分类号： H04B1/7176 , H03K5/133 , H03K5/1508 , H03K2005/00026 , H03K2005/00058 , H03K2005/00097 , H03K2005/00267 , H04L1/08 , H04L5/26 , H04L25/4902 , H04L27/2602 , H04L27/28
摘要： A method of data transmission according to one embodiment of the invention includes encoding a set of data values to produce a corresponding series of ordered n-tuples. The method also includes transmitting, according to the series of ordered n-tuples, a plurality of bursts over a plurality n of frequency bands. Specifically, for each of the plurality of bursts, a frequency band occupied by the burst is indicated by the order within its n-tuple of an element corresponding to the burst. The bandwidth of at least one of the plurality of bursts is at least two percent of the center frequency of the burst.

2. 发明公开

EP1096666A3 Oscillator and oscillation method 有权
标题翻译：振荡器和振荡方法
公开(公告)号：EP1096666A3
公开(公告)日：2004-03-17
申请号：EP00308941.4
申请日：2000-10-11
申请人： SONY CORPORATION
发明人： Yamaoka, Nobusuke , Okamoto, Ichiro , Saito, Takehiko , Kotani, Yasutaka , Nikata, Kenji
IPC分类号： H03B28/00
CPC分类号： H03B28/00 , H03K2005/00084 , H03K2005/00097
摘要： There are provided the delay coarse adjustment circuit 3, the delay fine adjustment circuit 4, and the inverter circuit 5. The delay coarse adjustment circuit 3 stepwise varies a delay amount based on the delay coarse adjustment signal S11 and supplies the input oscillation signal S12 with a coarse delay. The delay fine adjustment circuit 4 stepwise varies a delay amount based on the delay fine adjustment signal S2 and supplies the input oscillation signal S13 with a fine delay which is smaller than a delay amount supplied by the delay coarse adjustment circuit 3. The inverter circuit 5 inputs the oscillation signal S14 from the delay coarse adjustment circuit 3 or the delay fine adjustment circuit 4. The delay coarse adjustment circuit 3 coarsely adjusts delays. The delay fine adjustment circuit 4 fine adjusts delays. The coarse and fine adjustments provide a precision delay to generate the oscillation output signal S15. The delay coarse adjustment circuit 3, the delay fine adjustment circuit 4, and the inverter circuit 5 are connected in a ring for stepwise controlling an oscillation signal's oscillation frequency.

3. 发明公开

EP1096666A2 Oscillator and oscillation method 有权
标题翻译： Oszillator und Oszillationsverfahren
公开(公告)号：EP1096666A2
公开(公告)日：2001-05-02
申请号：EP00308941.4
申请日：2000-10-11
申请人： SONY CORPORATION
发明人： Yamaoka, Nobusuke , Okamoto, Ichiro , Saito, Takehiko , Kotani, Yasutaka , Nikata, Kenji
IPC分类号： H03B28/00
CPC分类号： H03B28/00 , H03K2005/00084 , H03K2005/00097
摘要： There are provided the delay coarse adjustment circuit 3, the delay fine adjustment circuit 4, and the inverter circuit 5. The delay coarse adjustment circuit 3 stepwise varies a delay amount based on the delay coarse adjustment signal S11 and supplies the input oscillation signal S12 with a coarse delay. The delay fine adjustment circuit 4 stepwise varies a delay amount based on the delay fine adjustment signal S2 and supplies the input oscillation signal S13 with a fine delay which is smaller than a delay amount supplied by the delay coarse adjustment circuit 3. The inverter circuit 5 inputs the oscillation signal S14 from the delay coarse adjustment circuit 3 or the delay fine adjustment circuit 4. The delay coarse adjustment circuit 3 coarsely adjusts delays. The delay fine adjustment circuit 4 fine adjusts delays. The coarse and fine adjustments provide a precision delay to generate the oscillation output signal S15. The delay coarse adjustment circuit 3, the delay fine adjustment circuit 4, and the inverter circuit 5 are connected in a ring for stepwise controlling an oscillation signal's oscillation frequency.
摘要翻译：提供延迟粗调电路3，延迟微调电路4和逆变器电路5.延迟粗调电路3基于延迟粗调信号S11逐步改变延迟量，并将输入振荡信号S12与一个粗略的延迟。延迟微调电路4基于延迟微调信号S2逐步改变延迟量，并以比由延迟粗调电路3提供的延迟量小的精细延迟提供输入振荡信号S13。反相器电路5 从延迟粗调电路3或延迟微调电路4输入振荡信号S14。延迟粗调电路3粗调调整延迟。延迟微调电路4精调微调。粗调和精细调整提供精确的延迟以产生振荡输出信号S15。延迟粗调电路3，延迟微调电路4和逆变器电路5以环形连接，以逐步地控制振荡信号的振荡频率。

4. 发明公开

EP0539830A3 Pseudo-NMOS fine/coarse wired-or tapped delay line 失效
标题翻译：伪NMOS细/粗线或抽头延迟线
公开(公告)号：EP0539830A3
公开(公告)日：1995-08-09
申请号：EP92117847.1
申请日：1992-10-19
申请人： Hewlett-Packard Company
发明人： Koerner, Christopher , Gutierrez, Albert, Jr.
IPC分类号： H03M1/66 , G01R31/28 , H03K5/13 , H03K5/14 , H03K17/693
CPC分类号： G01R31/2841 , G01R31/31922 , H03K5/131 , H03K5/133 , H03K2005/00097 , H03M1/687 , H03M1/745 , H03M1/747
摘要： The present invention is directed to a delay line (206) for providing fine timing adjustment on subsequent edges of an input signal (203). The delay line (206) comprises a plurality of delay elements (F₁, ... F n , C₁ ... C n ) for fine tuning the position in time of the timing edges of the input signal (203). Each delay element has a data input and data output where the data output is connected to the subsequent delay element's data input, thereby forming a delay line with delay elements connected in series. This implementation facilitates the addition of fine increments of delay to be added to the input signal and thereby enable fine tuning of timing edges. Also, included is a wired-OR multiplexer (215) having data inputs connected to the data outputs of the plurality of the delay elements (F₁, ... F n , C₁ ... C n ) and a control input to select a particular data output to thereby provide an output signal (204) having delayed timing edges.
摘要翻译：本发明涉及用于在输入信号（203）的后续边缘上提供精确定时调整的延迟线（206）。延迟线（206）包括多个延迟元件（F 1，... F n，C 1 ... C n），用于微调输入信号（203）的定时边缘的时间位置。每个延迟元件具有数据输入和数据输出，其中数据输出连接到后续延迟元件的数据输入，从而形成具有串联连接的延迟元件的延迟线。这种实施方式有助于增加延迟的细微增量以添加到输入信号，从而使得能够微调定时边缘。还包括一个线或逻辑多路复用器（215），它具有与多个延迟元件（F 1，... F n，C 1 ... C n）的数据输出端相连的数据输入端和一个用于选择特定数据输出，从而提供具有延迟的定时边缘的输出信号（204）。

5. 发明公开

EP0579855A1 Schaltungsanordnung zur Laufzeitkompensation 失效
标题翻译： Schaltungsanordnung zur Laufzeitkompensation。
公开(公告)号：EP0579855A1
公开(公告)日：1994-01-26
申请号：EP92112607.4
申请日：1992-07-23
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Meyer, Willibald, Dipl.-Ing.
IPC分类号： H03K5/13
CPC分类号： H03K5/133 , H03K2005/00097 , H03K2005/00195
摘要： Die erfindungsgemäße Schaltungsanordnung weist eine steuerbare Verzögerungsschaltung (3) auf, die in den Signalweg eines Datenkanals geschaltet wird. In Abhängigkeit von der Arbeitsgeschwindigkeit der integrierten Schaltung können entweder automatisch oder manuell die prozessbedingten Schwankungen der Arbeitsgeschwindigkeit kompensiert werden. Dies erfolgt entweder durch Ansteuerung der Verzögerungsschaltung (3) und Auswahl verschiedener Verzögerungszeiten durch eine eine elektrische oder mit Laser auftrennbare Verbindung enthaltende Anordnung (6) oder durch eine einen Laufzeitdiskriminator enthaltende Anordnung (6).
摘要翻译：根据本发明的电路装置展现了可插入到数据信道的信号路径中的可控延迟电路（3）。可以根据操作速度自动地或手动地补偿集成电路的工作速度的过程相关的波动。这可以通过激活延迟电路（3）并且通过包含电或激光可断开连接的装置（6）或由包含延迟鉴别器的装置（6）来选择不同的延迟时间来完成。

6. 发明公开

EP0539831A2 Pseudo-NMOS programmable capacitance delay element 失效
标题翻译：伪NMOS-Technik中的程序设计者Kapazitätsverzögerungselement。
公开(公告)号：EP0539831A2
公开(公告)日：1993-05-05
申请号：EP92117853.9
申请日：1992-10-19
申请人： Hewlett-Packard Company
发明人： Koerner, Christopher , Gutierrez, Albert, Jr. , Pumphrey, Edward Gary
IPC分类号： H03M1/66 , G01R31/28 , H03K5/13 , H03K5/14
CPC分类号： G01R31/2841 , G01R31/31922 , H03K5/131 , H03K5/133 , H03K2005/00097 , H03M1/687 , H03M1/745 , H03M1/747
摘要： A delay element (210) for fine tuning the position in time of timing edges of an input signal (203), comprising a first and a second inventer (307, 314), each comprising a data input, a control input and a data output. The delay element (210) further comprises a node (310) comprised of a connection between the data output of the first inverter and the data input of the second inverter. An adjustable control voltage (112) is included for applying a biasing voltage to the first and second control inputs to thereby control the amount of charge supplied to the node (310). Finally, the variable capacitance means (308) is connected to the node (310) for applying finite amounts of capacitance to the node to delay and thereby fine tune in time the timing edges of the input signal (203) propagating from the first inverter (307) to the second inverter (314).
摘要翻译：一种用于在输入信号（203）的定时边缘的时间内微调位置的延迟元件（210），包括第一和第二发明人（307,314），每个包括数据输入，控制输入和数据输出。延迟元件（210）还包括由第一反相器的数据输出与第二反相器的数据输入之间的连接构成的节点（310）。包括可调控制电压（112），用于向第一和第二控制输入施加偏置电压，从而控制提供给节点（310）的电荷量。最后，可变电容装置（308）连接到节点（310），用于向节点施加有限量的电容以延迟，从而在时间上微调从第一反相器（...）传播的输入信号（203）的定时边缘 307）连接到第二逆变器（314）。

7. 发明公开

EP0539828A2 Variable width current mirror digital-to-analog converter (DAC) system and method for generating a control voltage for delay generation 失效
标题翻译：可变宽度电流镜的数字/模拟用于产生控制电压，以延迟生成系统和方法。
公开(公告)号：EP0539828A2
公开(公告)日：1993-05-05
申请号：EP92117841.4
申请日：1992-10-19
申请人： Hewlett-Packard Company
发明人： Koerner, Christopher , Gutierrez, Albert, Jr. , Barnes, James Oliver , Hulings, James R.
IPC分类号： H03M1/66 , G01R31/28 , H03K5/13
CPC分类号： G01R31/2841 , G01R31/31922 , H03K5/131 , H03K5/133 , H03K2005/00097 , H03M1/687 , H03M1/745 , H03M1/747
摘要： A current mirror digital to analog converter (104) for generating an analog output signal from a digital input (432), comprising a first field effect transistor (410) having a gate, source, and drain electrode, a current source (412) for supplying a constant reference current, having a first node (408) connected to the first gate and the first drain electrodes and having a second node connected to ground. A variable width field effect transistor array (414, 416, 418, 420, 422, 430) is connected to the first node (408) of the current source for enabling small voltage adjustments to be made to the first node based on the digital input signal, wherein the voltage at the node represents the analog voltage signal output.
摘要翻译：电流镜数字到模拟转换器（104），用于在模拟输出信号从包括具有栅极，源极的第一场效应晶体管（410）的数字输入端（432）产生，和漏极电极，电流源（412），用于提供恒定参考电流，具有连接到所述第一栅极和第一漏极电极的第一节点（408）并具有连接到地的第二个节点。可变宽度的场效应晶体管阵列（414，416，418，420，422，430）连接到所述电流源的所述第一节点（408），用于使小电压调整基于所述数字输入第一节点，以便进行信号，在darstellt的模拟电压信号输出的节点worin的电压。

8. 发明公开

EP0504306A1 WAVESHAPING TRANSVERSAL FILTER AND METHOD UTILIZING THE SAME FOR DATA TRANSMISSION OVER COAXIAL CABLE 失效
标题翻译： WELLENFORMUNGSTRANSVERSALFILTER和利用具有新闻传播通过同轴电缆传输方法。
公开(公告)号：EP0504306A1
公开(公告)日：1992-09-23
申请号：EP91902273.0
申请日：1990-11-26
申请人： TRANSWITCH CORPORATION
发明人： COCHRAN, William, T. , YUDICHAK, Joseph, R. , UPP, Daniel, C.
IPC分类号： H03H15 , H03K5 , H04B3 , H04L25
CPC分类号： H03K5/13 , H03K5/133 , H03K2005/00045 , H03K2005/00097
摘要： Un filtre transversal (20) est équipé d'une pluralité de lignes de temporisation variable, chacune possédant des étages de temporisation multiples commandés en tension disposés en série, l'une des lignes de temporisation possédant une entrée d'horloge (54), et les autres ayant des entrées de signaux de données. Un comparateur de phases (150) est couplé à la sortie de deux étages non adjacents des lignes de temporisation variable possédant l'entrée d'horloge. Un circuit à réaction (25) est couplé au comparateur et fournit des signaux de tension aux étages de temporisation commandés en tension et à toutes les lignes de temporisation variable, de sorte que les étages adjacents d'une ligne de temporisation donnée sont retardés les uns par rapport aux autres par des fractions égales d'un cycle d'horloge et de manière que toutes les lignes de temporisation sont gérées par la même horloge. Un circuit d'évaluation de tension (40) est prévu pour former les sorties de tension des lignes de temporisation variable des signaux de données et le circuit d'évaluation est relié aux étages des lignes d'évaluation par des commutateurs (128) qui sont activés lorsqu'un signal de données est envoyé par un étage de ligne de temporisation. Dans le cas ou des entrées d'impulsion positive, nulle et négative sont envoyées au filtre transversal avec un signal d'horloge, et si les lignes de temporisation du filtre transversal ont au moins quatre étages actifs, un signal d'entrée DS3 codé en B3ZS peut transmettre une forme d'onde codée en B3ZS à cosinus fortement augmenté sans extension de la ligne.

9. 发明公开

EP0379169A3 Signal delay circuit using charge pump circuit 失效
标题翻译：使用充电泵电路的信号延迟电路
公开(公告)号：EP0379169A3
公开(公告)日：1990-11-22
申请号：EP90100915.9
申请日：1990-01-17
申请人： KABUSHIKI KAISHA TOSHIBA , TOSHIBA MICRO-ELECTRONICS CORPORATION
发明人： Motegi, Hiroyuki, c/o Intelleectual Property Div. , Matsuo, Kenji, c/o Intelleectual Property Div. , Nagae, Akira, c/o Intelleectual Property Div. , Uchida, Hideaki c/o Intelleectual Property Div.
IPC分类号： H03K5/13
CPC分类号： H03K5/133 , H03K19/00323 , H03K2005/00097 , H03K2005/0013 , H03K2005/00195
摘要： A delay circuit (141) delays an input signal (IN) having a predetermined frequency by a time corresponding to a control signal. A delay amount detector (142) detects a signal delay amount of the delay circuit (141). A charge pump circuit (143) generates a DC voltage corresponding to a pulse width ratio between the input signal and a detection signal of the delay amount detector. This DC voltage is fed back to the delay circuit (141) as a control signal.

10. 发明公开

EP0119616A2 Programmable delay circuit 失效
标题翻译：可编程延迟电路。
公开(公告)号：EP0119616A2
公开(公告)日：1984-09-26
申请号：EP84102947.3
申请日：1984-03-16
申请人： TEKTRONIX, INC.
发明人： Jackson, Ronald Mark
IPC分类号： H03K5/13
CPC分类号： H03K3/0315 , H03K5/131 , H03K2005/00097 , H03K2005/00234 , Y10S331/03
摘要： A programmable delay circuit comprises input and output multiplexers, a delay device provided between the multiplexers, and a negative feedback path. When the input multiplexer selects an input logic signal, the delay time is controlled by the output multiplexer. When the input multiplexer selects the feedback path, the delay circuit acts as a ring oscillator for generating a square-wave signal whose period is twice the selected delay time. Additional delay devices and multiplexers may be provided between the input and output multiplexers.

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