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1. 发明公开

EP0033125A1 Schaltkreis für ein D-Flip-Flop 失效
标题翻译：电路的D型触发器。
公开(公告)号：EP0033125A1
公开(公告)日：1981-08-05
申请号：EP81100401.9
申请日：1981-01-21
申请人： YAMATAKE-HONEYWELL CO. LTD.
发明人： Yamamoto, Yuji , Shiragaki, Sei
IPC分类号： H03K3/037
CPC分类号： H03K3/037
摘要： Ein Flip-Flop-Schaltkreis von D-Typ umfaßt ein erstes NAND-Gatter (Q1), dem ein Eingangssignal (E) und eineTaktsignal (C) an seinen Eingängen zugeführt wird und ein zweites NAND-Gatter (Q2), das das Ausgangssignal des ersten NAND-Gatters (Q1) und das Taktsignal (C) an seinen Eingängen zugeführt erhält. Ein nachgeschaltetes RS-Flip-Flop, bestehend aus einem dritten und einem vierten NAND-Gatter (Q3 und Q4) erhält das Ausgangssignal des ersten NAND-Gatters (Q1) als Setzsignal und das Ausgangssignal des zweiten NAND-Gatters (Q2) als Rückstellsignal zugeführt. Der anfängliche Wert des Ausgangssignales (A) des Flip-Flops läßt sich über einen weiteren Setzeingang (Tr) vorgeben. Um Fehlschaltungen bei einer Leitungsunterbrechung zu vermeiden, ist ein Verzögerungsglied (DL) entweder in dem mit dem Taktsignal (C) beaufschlagten Eingangskreis des ersten NAND-Gatters (Q1) oder zwischen dem Ausgang des ersten NAND-Gatters (Q1) und dem entsprechenden Eingang des zweiten NAND-Gatters (Q2) vorgesehen. Hierdurch wird eine Selbstprüfung des Flip-Flops hervorgerufen, so daß bei einer Leitungsunterbrechung eine verzögerte Betätigung des Flip-Flops auf Grund des Eingangssignales (E) unterbleibt.
摘要翻译： D型的触发器电路包括：第一NAND门（Q1），其输入信号（E）和时钟信号（C）在其输入端被供给和第二与非门（Q2），的输出信号第一NAND门（Q1）和所述时钟信号的与在其输入端（C）被供给。下游RS触发器由第三和第四NAND门（Q3和Q4）的接收的第一NAND门（Q1）为一组信号并供给作为复位信号的第二NAND门（Q2）的输出信号的输出信号，触发器的输出信号（A）的初始值可以是通过另外一组输入（TR）指示。为了避免与线路中断故障电路，一个延迟元件（DL）是无论是在施加与时钟信号（C）的第一NAND门（Q1）的输入电路或所述第一NAND门（Q1）的输出和的相应的输入端之间第二NAND门（Q2）提供。以这种方式，触发器的自检查引起的，从而使线路中断省略输入信号（E）的基础上，该触发器的延迟操作时。

2. 发明授权

EP0033125B1 Schaltkreis für ein D-Flip-Flop 失效
标题翻译： D触发器的电路
公开(公告)号：EP0033125B1
公开(公告)日：1983-06-29
申请号：EP81100401.9
申请日：1981-01-21
申请人： YAMATAKE-HONEYWELL CO. LTD.
发明人： Yamamoto, Yuji , Shiragaki, Sei
IPC分类号： H03K3/037
CPC分类号： H03K3/037

3. 发明公开

EP0032746A1 Logikschaltkreis 失效
标题翻译： Logikschaltkreis。
公开(公告)号：EP0032746A1
公开(公告)日：1981-07-29
申请号：EP81100379.7
申请日：1981-01-20
申请人： YAMATAKE-HONEYWELL CO. LTD.
发明人： Yamamoto, Yuji
IPC分类号： H03K19/003 , H03K19/20
CPC分类号： H03K19/007 , H03K19/003
摘要： Ein Logikschaltkreis zur Verknüpfung mehrerer Eingangssignale (E1 bis E4) und zur Abgabe eines Ausgangssignals (A) aufgrund der verknüpften Eingangssignale (E1 bis E4) besteht aus mehreren hintereinander geschalteten von jeweils einem Eingangssignal und von einer vorangehenden Schaltstufe beaufschlagten Schaltstufen (Sl bis S4), die in Abhängigkeit von ihrer Beaufschlagung einen kurzgeschlossenen oder offenen Ausgang aufweisen. Der Logikschaltkreis führt je nach Aufbau eine UND- oder NAND-Verknüpfung der Eingangssignale (E1 bis E4) aus, wobei der Ausgang A bei Auftreten bestimmter Fehler in der Schaltung in den kurzgeschlossenen Zustand geht.
摘要翻译：用于组合多个输入信号（E1至E4）并用于由于组合的输入信号（E1至E4）输出输出信号（A）的逻辑电路由几个级联的开关级（S1至S4）组成，在每种情况下，输入信号和前一个开关级被连接，并且根据连接到它们的内容而显现出短路或开路输出。根据配置，逻辑电路执行输入信号（E1至E4）的逻辑AND或NAND组合，当电路中发生特定故障时，输出A进入短路状态。

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