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1. 发明公开

EP0424485A1 FULLY RECESSED INTERCONNECTION SCHEME WITH TITANIUM-TUNGSTEN AND SELECTIVE CVD TUNGSTEN 失效
标题翻译：钛/ WOLFRAM和选择性CVD钨VOLLVERDIEFTE连接结构。
公开(公告)号：EP0424485A1
公开(公告)日：1991-05-02
申请号：EP90905128.0
申请日：1990-03-12
申请人： HUGHES AIRCRAFT COMPANY
发明人： LIAO, Kuan, Y. , CHOW, Yu, C. , CHIN, Maw-Rong , RHOADES, Charles, S.
IPC分类号： H01L21
CPC分类号： H01L21/76879 , H01L21/32051 , Y10S257/90
摘要： Un procédé servant à fabriquer des couches d'interconnexion métalliques d'ordre supérieur dans un dispositif semiconducteur métallique à plusieurs niveaux. Le dispositif semiconducteur a au moins une couche métallique, une couche d'oxyde disposée sur la couche métallique, et un tampon métallique disposé dans la couche d'oxyde reliée à la couche métallique. Un masque photorésistant en sens inverse est formé sur la couche d'oxyde qui est gravée afin d'y former des tranchées qui définissent la couche métallique d'ordre supérieur. Une couche d'adhérence comportant du titane-tungstène ou de l'aluminium est déposée sur le masque photorésistant en contact avec le tampon métallique. Une couche photorésistante à faible viscosité est ensuite déposée sur la couche d'adhérence. La couche d'adhérence et la couche photorésistante à faible viscosité sont ensuite gravées en anisotropie et la couche photorésistante à faible viscosité est ensuite enlevée afin d'exposer la couche d'adhérence. Enfin, un métal sélectif, tel que le tungstène ou le molybdène, par exemple, est déposé sur la couche d'adhérance dans la tranchée afin de former la couche d'interconnexion métallique d'ordre supérieur. Des niveaux métalliques ultérieurs peuvent être fabriqués en répétant le procédé en commençant par le dépôt de l'oxyde sur les lignes métalliques d'ordre supérieur formées et la formation des tampons métalliques dans la couche d'oxyde.

2. 发明授权

EP0424485B1 FULLY RECESSED INTERCONNECTION SCHEME WITH TITANIUM-TUNGSTEN AND SELECTIVE CVD TUNGSTEN 失效
标题翻译：钛/ WOLFRAM和选择性CVD钨VOLLVERDIEFTE连接结构。
公开(公告)号：EP0424485B1
公开(公告)日：1994-12-28
申请号：EP90905128.6
申请日：1990-03-12
申请人： Hughes Aircraft Company
发明人： LIAO, Kuan, Y. , CHOW, Yu, C. , CHIN, Maw-Rong , RHOADES, Charles, S.
IPC分类号： H01L21/90 , H01L21/3205
CPC分类号： H01L21/76879 , H01L21/32051 , Y10S257/90
摘要： A method of fabricating higher-order metal interconnection layers in a multi-level metal semiconductor device. The semiconductor device has at least one metal layer, an oxide layer disposed on the metal layer, and a metal plug disposed in the oxide layer connected to the metal layer. A reverse photoresist mask is formed on the oxide layer that is etched to form trenches therein that define the higher-order metal layer. An adhesion layer that comprises titanium tungsten or aluminum is deposited on top of the photoresist mask that contacts the metal plug. A low viscosity photoresist layer is then deposited on top of the adhesion layer. The adhesion layer and low viscosity photoresist layer are then anisotropically etched, and the low viscosity photoresist layer is then removed to expose the adhesion layer. Finally, selective metal, such as tungsten or molybdenum, for example, is deposited on top of the adhesion layer in the trench to form the higher-order metal interconnection layer. Subsequent metal levels may be fabricated by repeating the method starting with the steps of depositing the oxide over the formed higher-order metal lines and forming the metal plugs in the oxide layer.

3. 发明授权

EP0422152B1 EDGE DOPING PROCESSES FOR MESA STRUCTURES IN SOS AND SOI DEVICES 失效
标题翻译：侧壁 - 掺杂法SOS和SOI成分的台面结构。
公开(公告)号：EP0422152B1
公开(公告)日：1994-12-28
申请号：EP90905325.8
申请日：1990-03-23
申请人： Hughes Aircraft Company
发明人： CHANG, Chen-Chi, P. , LIAO, Kuan, Y. , FARB, Joseph, E.
IPC分类号： H01L21/86
CPC分类号： H01L21/86 , H01L21/2255 , Y10S148/031 , Y10S148/044
摘要： Methods of fabricating heavily doped edges of mesa structures in silicon-on-sapphire and silicon-on-insulator semiconductor devices. The methods are self-aligning and require a minimum of masking steps to achieve. The disclosed methods reduce edge leakage and resolve N-channel threshold voltage instability problems. Mesa structures are formed that comprise N-channel and P-channel regions having a thermal oxide layer deposited thereover. A doping layer of borosilicate glass, or alternatively, an undoped oxide layer that is subsequently implanted, is deposited over the mesa structures. In the first method, the doping layer is etched by means of an anisotropic plasma etching procedure to form oxide spacers at the edges of the mesa structures. The doping layer is removed from the N-mesa structures using an N-channel mask and wet oxide etching procedure. The structure is then heated to a relatively high temperature to drive the dopant into the edges of the N-channel mesa structures. The protective layers are then removed by a wet etching procedure. The semiconductor device is fabricated to completion in a conventional manner thereafter. In the second method, a nitride layer is deposited over the mesa structures and thermal oxide layer. A thin oxide layer, which is generally deposited by means of a chemical vapor deposition procedure, is deposited over the silicon nitride layer. The formed structure is then processed to expose the N-channel mesa structures. This is accomplished using an N-well mask, the oxide layer is etched to expose the silicon nitride layer over the N-channel, and the nitride layer covering the N-channel is removed by means of hot phosphoric acid using the oxide layer as a mask. The doping layer is then deposited over the mesa structures. This doping layer is then heated to drive the dopant/implant into the edges of the N-channel mesa structures. The doping layer is then removed by wet oxide etching, the nitride layer is removed by rinsing in hot phosphoric acid and the thermal oxide layer is removed by a wet oxide etching procedure. The semiconductor device is again fabricated to completion in a conventional manner thereafter.

4. 发明公开

EP0422152A1 EDGE DOPING PROCESSES FOR MESA STRUCTURES IN SOS AND SOI DEVICES 失效
标题翻译：侧壁 - 掺杂法SOS和SOI成分的台面结构。
公开(公告)号：EP0422152A1
公开(公告)日：1991-04-17
申请号：EP90905325.0
申请日：1990-03-23
申请人： HUGHES AIRCRAFT COMPANY
发明人： CHANG, Chen-Chi, P. , LIAO, Kuan, Y. , FARB, Joseph, E.
IPC分类号： H01L21 , H01L27 , H01L29
CPC分类号： H01L21/86 , H01L21/2255 , Y10S148/031 , Y10S148/044
摘要： Procédés de fabrication de bords fortement dopés des structures mesa dans des dispositifs semi-conducteurs silicium sur saphir (SOS) et silicium sur isolateur (SOI). Lesdits procédés, qui sont basés sur l'auto-alignement, exigent un nombre minimum d'étapes de masquage pour leur réalisation, et servent à réduire les fuites aux bords ainsi qu'à résoudre les problèmes de non-stabilité de la tension au seuil du canal N. On crée des structures mesa qui comprennent des roues de canal N et de canal P sur lesquelles on a déposé une couche d'oxyde thermique. Une couche de dopage de verre de borosilicate, ou une couche d'oxyde non dopée, implantée ultérieurement, est déposée sur les structures mesa. Lors du premier procédé, la couche de dopage est décapée par un processus de décapage à plasma anisotropique de manière à créer des espacements d'oxyde aux bords des structures mesa. On retire la couche de dopage des structures mesa N à l'aide d'un masque canal N et d'un processus de décapage à l'oxyde humide. On chauffe la structure ensuite à une température relativement élevée afin de conduire le dopant aux bords des structures mesa du canal N. Les couches de protection sont retirées par un processus de décapage humide. La fabrication du semi-conducteur est ensuite accomplie de manière courante. Lors du deuxième procédé, on dépose une couche d'azoture sur les structures mesa et la couche d'oxyde thermique. Une couche mince d'oxyde, déposée normalement par un procédé de dépôt de vapeurs chimiques, est déposée sur la couche de nitrure de silicium. La structure ainsi obtenue est alors traîtée de manière à exposer les structures mesa du canal N. A l'aide d'un masque de puits N, on décape la couche d'oxyde de sorte que l'on expose la couche de nitrure de silicium sur le canal N, et on retire la couche de nitrure qui revêtit le canal N au moyen d'acide phosphorique chaud, la couche d'oxyde servant de masque. La couche de dopage est ensuite déposée sur les structures mesa, et chauffée afin d'entraîner le dopant matériel

5. 发明授权

EP0256030B1 DOUBLE LAYER PHOTORESIST PROCESS FOR WELL SELF-ALIGN AND ION IMPLANTATION MASKING 失效
标题翻译：双层光刻机工艺，用于自对准和离子植入掩模
公开(公告)号：EP0256030B1
公开(公告)日：1990-10-24
申请号：EP87900395.2
申请日：1986-11-24
申请人： Hughes Aircraft Company
发明人： LIAO, Kuan, Y. , LEE, William, W., Y.
IPC分类号： H01L21/82 , H01L21/00
CPC分类号： H01L21/266 , H01L21/0272 , H01L21/823892 , H01L27/0928 , Y10S438/951
摘要： A technique for obtaining a self-aligned twin-well structure in a CMOS process. A double layer (35, 40) of two different photoresist materials is employed to obtain an overhang photoresist structure used for the p-well masking and ion implantation process. After the p-well implantation (50), pure aluminum is deposited over the wafer, forming a first layer (60) over the p-well region and a second layer (65) over the photoresist layers (35, 40). A metal lift-off procedure is performed to dissolve the photoresist layers (35, 40) and thereby remove the second layer (65) of metal. The first layer (60) of aluminum remaining on the wafer forms a conjugate of the p-well pattern and serves as the n-well mask for ion implantation (70). The invention provides a straightforward method for achieving the self-aligned twin-well structure in CMOS processes, and is adapted to high energy ion implantation for achieving retrograde impurity profiles.

6. 发明公开

EP0478554A1 SELECTIVE TUNGSTEN INTERCONNECTION FOR YIELD ENHANCEMENT 失效
标题翻译：选择的钨连接对于产量的增加。
公开(公告)号：EP0478554A1
公开(公告)日：1992-04-08
申请号：EP90905303.0
申请日：1990-03-12
申请人： HUGHES AIRCRAFT COMPANY
发明人： CHOW, Yu, C. , LIAO, Kuan, Y. , CHIN, Maw-Rong , RHOADES, Charles, S.
IPC分类号： H01L21 , H01L23
CPC分类号： H01L21/7684 , H01L21/76886
摘要： Procédés de fabrication de lignes métalliques d'interconnexion dans un circuit intégré. En général, un procédé comporte la déposition d'une couche métallique sur une couche d'oxyde inter-diélectrique. La couche métallique est dessinée et gravée afin de former des lignes d'interconnexion métalliques par dessus la couche d'oxyde. Du tungstène est déposé sélectivement sur la couche gravée afin de compléter les lignes d'interconnexion métalliques. En outre, selon un deuxième procédé, une couche de tungstène peut être déposée avant la couche métallique entièrement enrobée de tungstène. En outre, du tungstène sélectif est employé à réparer des lignes métalliques cassées dans un circuit intégré préfabriqué. Le tungstène sélectif est déposé au moyen d'un procédé de dépôt à vapeur chimique et est déposé sur des lignes métalliques du deuxième niveau (au plus haut) qui sont masquées et gravées et qui sont formées dans le circuit intégré. Le procédé de dépôt sélectif de tungstène comporte l'exposition des lignes d'interconnexion métalliques à un mélange de SiH4 à un taux d'entre 3-10 centimètres cubes normaux par minute, de WF6 à un taux d'entre 3-25 centimètres cubes normaux par minute, et d'H2 à un taux d'entre 25-100 centimètres cubes normaux par minute. Ensuite les lignes d'interconnexion métalliques exposées sont traitées à une pression d'entre 50-200 mTorr, à une température d'entre 250-300 degrés Celsius, et un taux de dépôt d'entre 2000-10000 Angstroms par minute afin de former les lignes métalliques entièrement interconnectées. Le présent procédé améliore les rendements de circuits intégrés métalliques à plusieurs niveaux et maximise l'usage des grilles. Le dépôt de tungstène sélectif augmente les rendements de circuits intégrés, et le recouvrement de lignes métalliques en aluminium par de tungstène, par exemple, permet une interconnexion plus résistante à l'électromigration.

7. 发明授权

EP0221093B1 DOUBLE LAYER PHOTORESIST TECHNIQUE FOR SIDE-WALL PROFILE CONTROL IN PLASMA ETCHING PROCESSES 失效
标题翻译：等离子体蚀刻过程中侧壁配置控制的双层光电子技术
公开(公告)号：EP0221093B1
公开(公告)日：1990-05-23
申请号：EP86902253.3
申请日：1986-03-31
申请人： Hughes Aircraft Company
发明人： LIAO, Kuan, Y. , CHANG, Kuang-Yeh , MA, Hsing-Chien
IPC分类号： H01L21/306 , H01L21/60
CPC分类号： H01L21/32137 , H01L21/31116 , H01L21/31144 , H01L21/32136
摘要： A photolithographic process useful for VLSI fabrication for achieving side-wall profile control of poly lines, metal lines, contact and via openings. Layers (20, 25) of a first and second photoresist materials are formed on the poly, metal or oxide-covered substrate (10, 15). The top layer (25) is patterned by conventional processes to define the final device geometry. The bottom layer (20) is exposed and overdeveloped to form an overhang structure about the line pattern or the contact/via opening (30). During the subsequent anisotropic plasma-assisted etching step, some ions or particles are passed obliquely over the overhang and bombard the opening corner, the side-wall and the under-cut area. The plasma-assisted etching step not only forms the poly or metal lines, or the contact or via opening (30), but a smoothly tapered side-wall profile. The subsequent metal film (40) deposition step results in a uniform film thickness around the edges of the opening. The process thus alleviates the problem of high contact resistance previously encountered as a result of dry etching the contact or via openings.

8. 发明公开

EP0256030A1 DOUBLE LAYER PHOTORESIST PROCESS FOR WELL SELF-ALIGN AND ION IMPLANTATION MASKING 失效
标题翻译：双PHOTO面漆涂装工艺提供自盘和离子注入掩模。
公开(公告)号：EP0256030A1
公开(公告)日：1988-02-24
申请号：EP87900395.0
申请日：1986-11-24
申请人： Hughes Aircraft Company
发明人： LIAO, Kuan, Y. , LEE, William, W., Y.
IPC分类号： H01L21 , H01L27
CPC分类号： H01L21/266 , H01L21/0272 , H01L21/823892 , H01L27/0928 , Y10S438/951
摘要： Technique permettant d'obtenir une structure auto-alignée à double puits dans un processus de production d'éléments CMOS. Une double couche (35, 40) de deux matériaux différents de photoréserve est employée pour obtenir une structure de photoréserve en saillie utilisée pour le masquage des puits (p) et le procédé d'implantation ionique. Après l'implantation (50) des puits (p), de l'aluminium pur est déposé sur la tranche, de manière à former une première couche (60) sur la région de puits (p) et une deuxième couche (65) sur les couches de photoréserve (35, 40). Une opération d'élimination par arrachage de métal est exécutée pour dissoudre les couches de photoréserve (35, 40) et éliminer ainsi la deuxième couche (65) de métal. La première couche (60) d'aluminium restant sur la tranche forme un conjugat de la première configuration de puits (p) et sert de masque de puits (n) pour l'implantation ionique (70). L'invention constitue un procédé simplifié permettant d'obtenir la structure auto-alignée de puits double lors de la réalisation d'éléments CMOS et est bien adaptée à l'implantation ionique à haute énergie pour obtenir des profils d'impuretés rétrogrades.

9. 发明公开

EP0221093A1 DOUBLE LAYER PHOTORESIST TECHNIQUE FOR SIDE-WALL PROFILE CONTROL IN PLASMA ETCHING PROCESSES 失效
标题翻译：双层光敏电阻技术受控BY SIDE WALL轮廓等离子刻蚀。
公开(公告)号：EP0221093A1
公开(公告)日：1987-05-13
申请号：EP86902253.0
申请日：1986-03-31
申请人： Hughes Aircraft Company
发明人： LIAO, Kuan, Y. , CHANG, Kuang-Yeh , MA, Hsing-Chien
IPC分类号： H01L21
CPC分类号： H01L21/32137 , H01L21/31116 , H01L21/31144 , H01L21/32136
摘要： Procédé photolithographique utile dans la fabrication de circuits à très grande intégration, permettant d'obtenir une régulation du profil de la paroi latérale de lignes en silicium polycristallin, de lignes métalliques, et d'ouvertures de contact et de voie. Des couches (20, 25) d'une première et d'une deuxième substances de photoréserve sont formées sur le substrat en silicium polycristallin, en métal ou recouvert d'oxyde (10, 15). Des motifs sont exécutés par des procédés conventionnels sur la couche supérieure (25) pour définir la géométrie finale du dispositif. La couche de fond (20) est exposée et surdéveloppée pour former une structure en porte-à-faux autour du motif de ligne ou de l'ouverture de contact/de voie (30). Pendant l'étape successive de morsure au plasma anisotrope, quelques ions ou particules passent obliquement au-dessus du porte-à-faux et bombardent le coin d'ouverture, la paroi latérale et la zone de dépouille. L'étape de morsure au plasma forme non seulement les lignes de silicium polycristallin ou de métal, ou l'ouverture de contact ou de voie (30), mais également un profil de paroi latérale à conicité douce. L'étape successive de dépôt de film métallique (40) se traduit par une épaisseur uniforme du film autour des bords de l'ouverture. Ce procédé permet de réduire au minimum le problème de la résistance élevée au contact résultant auparavant de la morsure par la voie sèche des ouvertures de contact ou de voie.

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