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81. 发明公开

EP0869617A1 Pad input select circuit for use with bond options 失效
标题翻译： Eingangswahlschaltung zur Anwendung mit Bonddraht-Konfiguration
公开(公告)号：EP0869617A1
公开(公告)日：1998-10-07
申请号：EP97630071.5
申请日：1997-10-17
申请人： Nippon Steel Semiconductor Corp. , UNITED MEMORIES, INC.
发明人： Tiede, John William , Faue, Jon Allan
IPC分类号： H03K19/173 , G11C7/00
CPC分类号： H03K19/173 , G11C7/1045
摘要： A configurable input device for an integrated circuit having a plurality of input pads, the input device including a plurality of buffers, where each buffer is associated with one of the input pads. Each buffer receives a mode select signal and the buffer is responsive to the mode select signal to place the buffer in an enabled mode or a disabled mode. A receiver portion within each buffer is coupled to the associated input pad. The receiver portion pulls the associated input pad to a preselected logic state while the buffer is in the disabled mode. An output driver within each buffer generates an output signal responsive to a signal on the associated input pad while the buffer is in the enable mode and provides a high impedance while the buffer is in the disabled mode. An output node is coupled to the output drivers of the plurality of buffers.
摘要翻译：一种用于具有多个输入焊盘的集成电路的可配置输入装置，所述输入装置包括多个缓冲器，其中每个缓冲器与所述输入焊盘中的一个相关联。每个缓冲器接收模式选择信号，并且缓冲器响应于模式选择信号以将缓冲器置于使能模式或禁用模式。每个缓冲器内的接收器部分耦合到相关的输入焊盘。当缓冲器处于禁用模式时，接收器部分将相关联的输入焊盘拉到预选逻辑状态。每个缓冲器中的输出驱动器响应于相关输入焊盘上的信号而产生输出信号，同时缓冲器处于使能模式，并且当缓冲器处于禁用模式时提供高阻抗。输出节点耦合到多个缓冲器的输出驱动器。

82. 发明公开

EP0701713A4 FIELD PROGRAMMABLE LOGIC DEVICE WITH DYNAMIC INTERCONNECTIONS TO A DYNAMIC LOGIC CORE 失效
标题翻译：具有动态连接装置现场可编程逻辑器件到动态核心逻辑
公开(公告)号：EP0701713A4
公开(公告)日：1997-10-22
申请号：EP94918135
申请日：1994-05-26
申请人： UNIV CALIFORNIA
发明人： BHAT NARASIMHA B , CHAUDHARY KAMAL
IPC分类号： H03K19/173 , H03K19/177 , G06C13/00 , G06G7/00
CPC分类号： H03K19/17728 , H03K19/17704
摘要： The architecture, operation and design of a novel Field Programmable Logic Device is described. The device (20) implements a circuit by using a dynamic logic core (22) that executes staged logic corresponding to the logic levels of the implemented circuit. Logic inputs to the dynamic logic core are obtained from a dynamic interconnection array (26). Appropriate logic inputs for a given logic level are dynamically selected and routed by the dynamic interconnection array (26). When necessary, the dynamic interconnection array (26) buffers signals which are required at subsequent logic levels. The dynamic interconnection array (26) selects logic inputs for a given logic level from circuit input signals, buffered signals and dynamic logic core output signals.

83. 发明授权

EP0410759B1 Configurable logic array and method 失效
标题翻译：可配置逻辑阵列和相关联的方法
公开(公告)号：EP0410759B1
公开(公告)日：1997-10-01
申请号：EP90308210.5
申请日：1990-07-26
申请人： Xilinx, Inc.
发明人： Freeman, Ross H. , Hsieh, Hung-Cheng
IPC分类号： H03K19/173
CPC分类号： H03K19/1736

84. 发明公开

EP0701328A3 Field programmable gate array 失效
标题翻译：现场可编程门阵列
公开(公告)号：EP0701328A3
公开(公告)日：1997-07-09
申请号：EP95306055.5
申请日：1995-08-30
申请人： AT&T Corp.
发明人： Woo, Nam-Sung
IPC分类号： H03K19/173
CPC分类号： H03K19/177 , H03K19/1737 , H03K19/17704
摘要： A programmable logic cell of a field programmable gate array having a decoder circuit arrangement for increasing the number of inputs to each programmable logic cell. The decoder circuit arrangement couples to the look-up table of each programmable logic cell.

85. 发明授权

EP0607657B1 Programmable logic device and method of operation 失效
标题翻译：可编程逻辑器件及它们的使用方法
公开(公告)号：EP0607657B1
公开(公告)日：1997-07-09
申请号：EP93308659.7
申请日：1993-10-29
申请人： ALTERA CORPORATION
发明人： Veenstra, Kerry
IPC分类号： H03K19/173 , H03K19/177
CPC分类号： H03K19/17728 , H03K19/1736 , H03K19/17704

86. 发明公开

EP0741456A1 Integrierte Schaltung 失效
标题翻译：集成电路
公开(公告)号：EP0741456A1
公开(公告)日：1996-11-06
申请号：EP96107366.5
申请日：1995-05-04
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Stecker, Johannes, Dr. rer. nat. , Kristoffersson, Thomas , Chrysostomides, Ioannis
IPC分类号： H03K19/00 , H03K19/173 , H03K19/003
CPC分类号： G05F1/465 , H03K19/0027 , H03K19/018521 , H03K19/1732
摘要： Integrierte Schaltung mit Grundschaltungen (1), die die Funktion der integrierten Schaltung (10) bei einem ersten Wert einer Versorgungsspannung (U) gewährleisten. Die integrierte Schaltung (10) weist ferner Zusatzschaltungen (3) auf, die mit einem Teil der Grundschaltungen (1) verbunden sind. Sie sind aktivierbar und beeinflussen dann die Funktion der entsprechenden Grundschaltungen (1) in der Weise, daß die integrierte Schaltung (10) auch bei einem zweiten Wert der Versorgungsspannung (U) ordnungsgemäß funktioniert. Eine der Grundschaltungen (1) enthält einen Spannungsteiler (SP) aus zweiten Widerstandselementen (R2). Erfindungsgemäß weist die mit dieser Grundschaltung (1) verbundene Zusatzschaltung (3) ein Schalterelement (SE) auf, mit dem ein Teil der zweiten Widerstandselemente (R2) überbrückbar sind.
摘要翻译：一种集成电路，包括基本电路（1），其在电源电压（U）的第一值保证所述集成电路（10）的操作。所述集成电路（10）还包括附加电路（3），其被连接到（1）的基本电路的一部分。它们可以被激活，然后以这样的方式，所述集成电路（10），并在所述电源电压的第二值（U）正常工作影响的各基本电路（1）的功能。一个基本电路（1）的包含第二电阻元件（R2）的分压器（SP）。根据这种基本电路相关的发明（1）连接到所述辅助电路（3）的开关元件（SE），通过该第二电阻元件（R2）的一部分被跨接。

87. 发明授权

EP0463026B1 CONFIGURABLE CELLULAR ARRAY 失效
标题翻译：可配置单元安排
公开(公告)号：EP0463026B1
公开(公告)日：1996-09-04
申请号：EP90904404.2
申请日：1990-03-17
申请人： Xilinx, Inc.
发明人： KEAN, Thomas, Andrew
IPC分类号： H03K19/173 , H03K19/177
CPC分类号： H03K19/1776 , H03K19/1736 , H03K19/17704 , H03K19/17728 , H03K19/17736 , H03K19/1778
摘要： A configurable cellular array is provided having a 2-dimensional array of cells in which each cell in the array has at least one input and output connection at least one bit wide to its neighbours. Each cell also has a programmable routing circuit to permit intercellular connections to be made. In one arrangement each cell contains a programmable function unit which includes a plurality of multiplexers. In a preferred arrangement the function unit and routing unit are programmable using associated Random Access Memory (RAM) areas within the cell. Each cell may be coupled to at least one global or array-crossing-signals so that all cells can be signalled simultaneously. The 2-dimensional array is rectangular and the intercell connections are orthogonal and are one bit wide.

88. 发明公开

EP0725483A2 Programmable logic expander 失效
标题翻译： Programmierbarer logischer扩展器
公开(公告)号：EP0725483A2
公开(公告)日：1996-08-07
申请号：EP96105635.5
申请日：1990-05-09
申请人： Xilinx, Inc.
发明人： Kaplinsky, Cecil H.
IPC分类号： H03K19/177 , H03K19/173
CPC分类号： H03K19/17708
摘要： A programmable logic circuit (202 - 204) that accepts three input signals (A, B, C) from a logic gate array of logic devices on a programmable logic device and to produce a selected logic function as output signal (219) that depends on the input signals, the circuit comprises logic expander means having first, second and third data input terminals (199-1, 199-2, 199-3) for receiving three input signals A, B and C, respectively, having an output terminal, and having up to eight control input terminals (CB0 - CB7) to receive control signals thereat, for producing a desired output signal (OUT) that is selectively determined by the control signals and is equivalent to the logical sum of logic variables CS0 · A · B · C + CS1 · A* · B · C + CS2 · A · B* · C + CS3 · A · B · C* + CS4 · A* · B* · C + CS5 · A* · B · C* + CS6 · A · B* · C* + CS7 · A* · B* · C*, where CS0, CS1, CS2, CS3, CS4, CS5, CS6 and CS7 are control signals delivered to the control input terminals; and programming means for providing the control signals at the control input terminals to produce a desired output signal for the logic expander means.
摘要翻译：一种可编程逻辑电路（202-204），其从可编程逻辑器件上的逻辑器件的逻辑门阵列接收三个输入信号（A，B，C），并产生选择的逻辑功能作为依赖于所述电路包括逻辑扩展器装置，具有用于分别接收具有输出端的三个输入信号A，B和C的第一，第二和第三数据输入端（199-1,199-2,199-3）并且具有多达八个控制输入端子（CB0-CB7）以在其上接收控制信号，用于产生由控制信号有选择地确定的期望输出信号（OUT），并且等效于逻辑变量CS0的逻辑和。一个。 B。 C + CS1。一个* 。 B。 C + CS2。一个。 B *。 C + CS3。一个。 B。 C * + CS4。一个* 。 B *。 C + CS5。一个* 。 B。 C * + CS6。一个。 B *。 C * + CS7。一个* 。 B *。 C *，其中CS0，CS1，CS2，CS3，CS4，CS5，CS6和CS7是传送到控制输入端子的控制信号; 以及用于在控制输入端提供控制信号以产生用于逻辑扩展器装置的期望输出信号的编程装置。

89. 发明公开

EP0653123A4 LOGIC CELL FOR FIELD PROGRAMMABLE GATE ARRAY HAVING OPTIONAL INPUT INVERTERS. 失效
标题翻译：用户可编程门进行逻辑细胞与可选输入逆变器。
公开(公告)号：EP0653123A4
公开(公告)日：1995-12-20
申请号：EP93918269
申请日：1993-07-23
申请人： XILINX INC
发明人： GOETTING F ERICH
IPC分类号： H03K19/173 , H03K19/177
CPC分类号： H03K19/17728 , H03K19/1736 , H03K19/17704
摘要： Logic cells (310, 320, 330) in a logic device include optional inverters (300) on each input (A1, A2, A3, A4) to the cell. This selective inversion allows the designer to use inverters (301, 302, 303, 304) without consuming resources available for other functions, and eliminates the need for output inverters.

90. 发明公开

EP0647030A3 Integrated circuit devices 失效
标题翻译：集成电路装置。
公开(公告)号：EP0647030A3
公开(公告)日：1995-11-08
申请号：EP94115120.1
申请日：1994-09-26
申请人： TEXAS INSTRUMENTS INCORPORATED
发明人： Mahant-Shetti, Shivaling S. , Landers, Robert J.
IPC分类号： H03K19/173 , H03K19/21
CPC分类号： H03K19/215 , H03K17/693 , H03K19/1736
摘要： A base cell device (10) includes a first transmission gate (12) configured as a multiplexer comprising an N-channel transistor (14) and a P-channel transistor (16). The base cell device (10) also includes a second transmission gate (18) configured as a multiplexer that comprises an N-channel transistor (20) and a P-channel transistor (22). The first transmission gate (12) and the second transmission gate (18) each receive a control signal C and an inverted control signal from an inverter (24). The first transmission gate (12) receives a first input signal (A) and the second transmission gate (18) receives a second input signal (B). The base cell device (10) generates a common output signal (O) from the first transmission gate (12) and the second transmission gate (18). The base cell device (10) is capable of performing all two input function operations.

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