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71. 发明公开

EP0526098A2 Picture draw command scheduling in multitasking data processing apparatus 失效
标题翻译： einem多任务Datenverarbeitung系统中的Ablauffolgeplanung von Zeichenbefehlen。
公开(公告)号：EP0526098A2
公开(公告)日：1993-02-03
申请号：EP92306722.7
申请日：1992-07-23
申请人： CANON KABUSHIKI KAISHA
发明人： Ohshima, Masamichi, c/o Canon Kabushiki Kaisha , Inoue, Hiroshi, c/o Canon Kabushiki Kaisha
IPC分类号： G06F9/46 , G06F3/033
CPC分类号： G06F9/542 , G06F9/3879 , G06F9/451 , G06F2209/543 , G06F2209/545
摘要： The time taken from the generation of an H/W event made by a mouse or a keyboard to the picture drawing process to be performed in accordance with the event is shorted so as to provide a data processing apparatus which can be easily used by an operator because excellent real time characteristics is realized. The data processing apparatus has a host processor which logically constitutes a multitask device for executing a plurality of processes in a time sharing manner, an event notifying device for notifying generation of a hardware event to a corresponding process of a plurality of the processes, and a scheduling device for scheduling a picture draw request supplied from a plurality of the processes to a graphic device so as to form a single series for each picture draw request, and a graphic device processor for controlling the graphic device in accordance with a picture draw command in a predetermined unit transferred from a single series of the scheduling device so as to draw a picture, wherein the event notifying device monitors a state where the picture draw command in a predetermined unit is executed by the graphic device and notifies the event to a corresponding process after the event notifying device has compressed the event if the state of execution exceeds a predetermined degree.
摘要翻译：将由鼠标或键盘产生的H / W事件所产生的时间缩短到根据事件执行的画面处理所需的时间短，从而提供可以容易地由操作者使用的数据处理装置因为实现了良好的实时特性。数据处理装置具有逻辑上构成用于以时分方式执行多个处理的多任务装置的主处理器，用于将多个进程的对应处理通知硬件事件生成的事件通知装置，以及调度装置，用于将从多个处理提供的图片绘制请求调度到图形装置，以便为每个图片绘制请求形成单个系列;以及图形装置处理器，用于根据图形绘制命令控制图形装置从所述调度装置的单个系列传送的预定单元，以绘制图像，其中，所述事件通知装置监视由所述图形装置执行预定单位的图画绘制命令的状态，并将所述事件通知给对应的处理在事件通知装置在执行状态超过预定程度的情况下压缩了事件。

72. 发明公开

EP0410778A3 Graphics processor having a floating point coprocessor 失效
标题翻译：具有浮点聚焦器的图形处理器
公开(公告)号：EP0410778A3
公开(公告)日：1992-12-02
申请号：EP90308246.9
申请日：1990-07-27
申请人： TEXAS INSTRUMENTS INCORPORATED
发明人：
IPC分类号： G06F15/72 , G06F9/38
CPC分类号： G06F9/3001 , G06F9/34 , G06F9/3455 , G06F9/3879 , G06F15/8076 , G06T17/00
摘要： A graphics coprocessor (1200) incorporates a sequencer (1202) and a floating point circuit (1206) that enables complex instructions to be executed without communication of data or results to the host computer (110). A set of coprocessor-specific complex instructions allow for efficient matrix mathematics, graphics instructions and manipulations, image processing and vector operations. The graphics instructions are optimized to minimize data flow between the host processor (110) and the coprocessor and to also minimize the number of necessary intermediate result registers.
摘要翻译：图形协处理器（1200）包括定序器（1202）和浮点电路（1206），其允许在不将数据或结果传送到主计算机（110）的情况下执行复杂指令。一组协处理器特定的复杂指令允许有效的矩阵数学，图形指令和操作，图像处理和向量操作。图形指令被优化以最小化主处理器（110）和协处理器之间的数据流，并且还使必要的中间结果寄存器的数量最小化。

73. 发明公开

EP0490524A2 Pipelined apparatus and method 失效
标题翻译：管道维尔芬
公开(公告)号：EP0490524A2
公开(公告)日：1992-06-17
申请号：EP91310937.7
申请日：1991-11-27
申请人： International Business Machines Corporation
发明人： Kohn, Jack W. , White, Jacob K.
IPC分类号： G06F9/38
CPC分类号： G06F9/30087 , G06F9/3001 , G06F9/30058 , G06F9/30061 , G06F9/3009 , G06F9/30094 , G06F9/30167 , G06F9/30185 , G06F9/30189 , G06F9/321 , G06F9/3851 , G06F9/3879
摘要： A pipeline data processor is simultaneously operable in a pipeline mode, a parallel mode and a vector mode which is a special case of the pipeline mode. Each pipeline stage has its own stage program counter 71, 72, 73, 74, 75 and 76. A global program counter 34 is incremented in the pipeline mode. The instruction addresses generated in the global program counter 34 are distributed to those pipeline stages which first become available to perform pipelined data processing. Any given pipeline stage may dynamically switch between pipeline mode and a parallel mode in which the stage program counter counts and supplies instruction addresses independently of any other pipeline stage. A vector mode uses pipeline instructions which are repeated to enable any number of the pipeline stages to participate in vector calculations. In the vector mode, one pipeline instruction address is held in the global program counter to be repeatedly supplied to respective first available pipeline stages until the vector calculations are completed.
摘要翻译：流水线数据处理器可以在流水线模式，并行模式和向量模式中同时工作，这是流水线模式的特殊情况。每个流水线级具有其自己的级程序计数器71,72,73,74,75和76.全局程序计数器34在流水线模式下递增。在全局程序计数器34中产生的指令地址被分配到首先可用于执行流水线数据处理的流水线级。任何给定的流水线级可以在流水线模式和并行模式之间动态切换，其中级程序计数器计数并独立于任何其它流水线级提供指令地址。矢量模式使用重复的流水线指令，使任意数量的流水线阶段参与向量计算。在向量模式中，一个流水线指令地址保存在全局程序计数器中，以重复提供给相应的第一可用流水线级，直到向量计算完成。

74. 发明公开

EP0486148A2 Protection of registers in a data processing system 失效
标题翻译：在einem Datenverarbeitungssystem中的Registerschutz。
公开(公告)号：EP0486148A2
公开(公告)日：1992-05-20
申请号：EP91309011.4
申请日：1991-10-02
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人： Johnson, Lee Edward, Jr. , Kokoszka, Daryl John , Larky, Steven Philip , Sidoli, Paolo
IPC分类号： G06F9/38
CPC分类号： G06F9/52 , G06F9/3824 , G06F9/3879
摘要： A data processing system is provided that includes a plurality of processors each including a circuit for providing a busy signal. The system also includes a plurality of registers for storing data wherein each register is dedicated to a selected processor or a selected set of processors. A control circuit is provided for receiving the busy signals and prohibiting storage from an external device to the registers dedicated a processor when that processor provides a busy signal.
摘要翻译：提供一种数据处理系统，其包括多个处理器，每个处理器包括用于提供繁忙信号的电路。该系统还包括用于存储数据的多个寄存器，其中每个寄存器专用于所选择的处理器或所选择的一组处理器。提供控制电路，用于当该处理器提供忙信号时，接收忙信号并禁止从处理器专用于寄存器的存储器。

75. 发明公开

EP0446721A3 Distributed processing memory 失效
标题翻译：分布式处理存储器
公开(公告)号：EP0446721A3
公开(公告)日：1992-05-06
申请号：EP91103080.7
申请日：1991-03-01
申请人： TEXAS INSTRUMENTS INCORPORATED
发明人： Mahant-Shetti, Shivaling S. , Smith, Derek J. , Pawate, Basavaraj I. , Doddington, George R. , Bean, Warren L. , Harward, Mark G. , Aton, Thomas J.
IPC分类号： G06F12/06 , G06F15/80
CPC分类号： G06F9/3879 , G06F12/0646 , G06F15/7821
摘要： Memory chips with data memory (202), embedded logic (206) and broadcast memory (204) for two mode operation: usual memory mode plus a local computation mode. Hierarchical organization of such chips and address-associative memory systems.

76. 发明公开

EP0475028A2 Verfahren zum Betrieb eines Coprozessors in einem verteilten Rechnersystem 失效
标题翻译： Verfahren zum Betrieb在einem verteilten Rechnersystem中的Coprozessors。
公开(公告)号：EP0475028A2
公开(公告)日：1992-03-18
申请号：EP91112265.3
申请日：1991-07-22
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Geiger, Michael , Jensen, Thomas-Herlin , Zolg, Markus
IPC分类号： G06F9/38 , G06F15/16
CPC分类号： G06F9/3877 , G06F9/3879
摘要： Beim Betrieb eines Coprozessors in einem verteilten Rechnersystem werden vom Coprozessor auszuführende Befehle von einem Rechner dem Coprozessor mitgeteilt. Der Coprozessor ist über eine Interfaceeinheit mit dem Rechner verbunden. In dieser Interfaceeinheit ist eine Softwareeinheit mit drei Funktionseinheiten enthalten. Die erste Funktionseinheit empfängt die Nachrichten vom Rechner, in der der auszuführende Befehl mit notwendigen Parametern enthalten ist, und packt diese Nachricht aus und decodiert den Befehl. Die zweite Funktionseinheit liefert entsprechend dem decodierten Befehl die Funktion, die auf den Coprozessor zugreifen kann. Ist diese Funktion z.B. ein Speicherzugriff zum Speicher des Coprozessors, dann wird dieser von der zweiten Funktionseinheit direkt veranlaßt. Ist die auszuführende Funktion ein Bearbeitungsschritt, der vom Coprozessor auszuführen ist, dann wird dies einer dritten Funktionseinheit mitgeteilt, die dem Coprozessor mit Hilfe eines Interrupts die auszuführende Funktion mitteilt. Der Coprozessor bearbeitet dann den Befehl und teilt mit einem weiteren Interrupt die Erledigung der Aufgabe mit. Über die zweite Funktionseinheit wird dies der ersten Funktionseinheit mitgeteilt und gleichzeitig die Ergebnisdaten an die Funktionseinheit übertragen. Die erste Funktionseinheit stellt aus den Ergebnissen wieder eine rechnerspezifische Nachricht zusammen, die an den Rechner übertragen wird. Das Konzept der Softwareeinheit ist derart, daß Anpassungen an neue Coprozessoren bzw. an ein neues geändertes Betriebssystem des Rechnersystems nur geringfügige Änderungen der Softwareeinheit erfordert.
摘要翻译：在分布式计算机系统中的协处理器的操作中，由协处理器执行的指令由计算机传送给它。协处理器通过接口单元连接到计算机。具有三个功能单元的软件单元包含在该接口单元中。第一功能单元接收来自计算机的消息，其中要执行的指令包含必要的参数，并且解包该消息并对该指令进行解码。根据解码指令，第二功能单元提供可以访问协处理器的功能。如果该功能是例如对协处理器的存储器的存储器访问，则这由第二功能单元直接发起。如果要执行的功能是由协处理器执行的处理步骤，则将其传送到第三功能单元，该第三功能单元借助于中断来传送要执行的功能到协处理器。协处理器然后处理指令并通过进一步的中断来传送任务的完成。通过第二功能单元将其传送到第一功能单元，并且同时将结果数据传送到功能单元。第一个功能单元使用结果再次将计算机特定的消息放在一起，该消息被传送到计算机。软件单元的概念使得对新的协处理器或计算机系统的新的修改的操作系统的改编仅需要软件单元的轻微修改。

77. 发明公开

EP0464494A2 A high performance pipelined emulator 有权转让
标题翻译： Hochleistungsfähiger管道系统。
公开(公告)号：EP0464494A2
公开(公告)日：1992-01-08
申请号：EP91110177.2
申请日：1991-06-20
申请人： Bull HN Information Systems Inc.
发明人： Smith, Steven S. , Smith, Arnold J. , Gilfeather, Amy E. , Brown, Richard, P. , Joyce, Thomas F.
IPC分类号： G06F9/38 , G06F9/44
CPC分类号： G06F9/3804 , G06F9/30174 , G06F9/3879
摘要： The emulator includes first and second pipelined stages connected through a bidirectional bus for executing source instructions normally executed by a different/source computer in a highly overlapped manner. The first stage includes an emulator chip which performs the function of fetching and decoding each source instruction stored in cache memory resulting in the generation of a number of vector addresses required for executing the instruction by the second stage. The second stage includes a high performance microprocessor chip having on-chip instruction and data caches for storing a plurality of emulation subroutines and data fetched during subroutine execution. In pipelined fashion, the emulator chip fetches and decodes each source instruction which generates a vector branch address which is loaded into the branch vector register while the microprocessor chip fetches and executes emulation subroutines specified by the vector address transferred via the bus for each previously decoded source instruction.
摘要翻译：仿真器包括通过双向总线连接的第一和第二流水线级，用于以高度重叠的方式执行通常由不同/源计算机执行的源指令。第一级包括仿真器芯片，其执行获取和解码存储在高速缓冲存储器中的每个源指令的功能，导致产生由第二级执行指令所需的多个向量地址。第二级包括具有片上指令的高性能微处理器芯片和用于存储多个仿真子程序的数据高速缓存和在子程序执行期间提取的数据。以流水线方式，仿真器芯片获取和解码每个源指令，其产生载入分支向量寄存器的向量分支地址，而微处理器芯片从每个先前解码的源获取并执行由总线传送的向量地址指定的仿真子程序指令。

78. 发明公开

EP0446721A2 Distributed processing memory 失效
标题翻译： Verteilter Verarbeitungsspeicher。
公开(公告)号：EP0446721A2
公开(公告)日：1991-09-18
申请号：EP91103080.7
申请日：1991-03-01
申请人： TEXAS INSTRUMENTS INCORPORATED
发明人： Mahant-Shetti, Shivaling S. , Smith, Derek J. , Pawate, Basavaraj I. , Doddington, George R. , Bean, Warren L. , Harward, Mark G. , Aton, Thomas J.
IPC分类号： G06F12/06 , G06F15/80
CPC分类号： G06F9/3879 , G06F12/0646 , G06F15/7821
摘要： Memory chips with data memory (202), embedded logic (206) and broadcast memory (204) for two mode operation: usual memory mode plus a local computation mode. Hierarchical organization of such chips and address-associative memory systems.
摘要翻译：具有用于两种模式操作的数据存储器（202），嵌入式逻辑（206）和广播存储器（204）的存储器芯片：通常存储器模式加上本地计算模式。这种芯片和地址关联存储器系统的分层组织。

79. 发明公开

EP0212499A3 Information processing apparatus having a general purpose processor and a special purpose processor 失效
标题翻译：具有一般用途加工商和特殊用途加工商的信息处理设备
公开(公告)号：EP0212499A3
公开(公告)日：1990-12-19
申请号：EP86110992.4
申请日：1986-08-08
申请人： NEC CORPORATION
发明人： Nomura, Masahiro , Maehashi, Yukio
IPC分类号： G06F9/44 , G06F9/38
CPC分类号： G06F9/3889 , G06F9/3879 , G06F9/4494
摘要： An information processing apparatus with a dual processor system contains a general purpose processor for processing a required program and a special purpose processor for processing a specific operation in the required program. The special purpose processor is designed according to a data flow architecture and executes a task according to a token prepared by the general purpose processor, the token having a sequence control information and a data to be processed.

80. 发明公开

EP0389001A2 Computer vector multiprocessing control 失效
标题翻译： MehrprozessorsteuerungfürVektorrechner。
公开(公告)号：EP0389001A2
公开(公告)日：1990-09-26
申请号：EP90109463.1
申请日：1984-04-18
申请人： CRAY RESEARCH, INC.
发明人： Chen, Steve S. , Schiffleger, Alan J. , Somdahl, Eugene R. , Higbie, Lee
IPC分类号： G06F15/16 , G06F15/78
CPC分类号： G06F9/30043 , G06F9/3004 , G06F9/30087 , G06F9/3879 , G06F13/18 , G06F15/17 , G06F15/8092
摘要： A multiprocessing system and method for multiprocessing disclosed. A pair of processors (10,11) are provided, and each are connected to a central memory (12) through a plurality of memory reference ports. The processors are further each connected to the plurality of shared registers (50) which may be directly addressed by either processor at rates commensurate with intra-processor operation. The shared registers include registers for holding scalar and address information and registers for holding information to be used in coordinating the transfer of information through the shared registers. A multiport memory is provided and includes a conflict resolution circuit (290) which senses and prioritizes conflicting references to the central memory between the CPU (20). Each CPU is interfaced with the central memory through three ports, with each of the ports handling different ones of several different types of memory references which may be made. At least one I/O port is provided to be shared by the processors in transferring information between the central memory and peripheral storage devices. A vector register design is also disclosed for use in vector processing computers, and provides for at least two independently addressable memories for vector data for delivery to or acceptance from a functional unit. The method of multiprocessing permits multitasking in the multiprocessor, in which the shared registers allow independent tasks of different jobs or related tasks of a single job to be run concurrently, and faciliates multithreading of the operating system by permitting multiple critical code regions to be independently synchronized.
摘要翻译：一种用于多处理的多处理系统和方法。提供一对处理器（10,11），并且每个处理器（10,11）通过多个存储器参考端口连接到中央存储器（12）。处理器还每个连接到多个共享寄存器（50），其可以由两个处理器以与处理器内操作相称的速率直接寻址。共享寄存器包括用于保存标量和地址信息的寄存器以及用于保存用于协调通过共享寄存器传送信息的信息的寄存器。提供多端口存储器并且包括冲突解决电路（290），其检测并优先化CPU（20）之间对中央存储器的冲突引用。每个CPU通过三个端口与中央存储器连接，每个端口处理可以进行的几种不同类型的存储器引用的不同的端口。提供至少一个I / O端口以由处理器在中央存储器和外围存储设备之间传送信息时共享。还公开了用于向量处理计算机中的向量寄存器设计，并为向量数据提供至少两个可独立寻址的存储器用于传递到功能单元或从功能单元接收。多处理方法允许多处理器中的多任务处理，其中共享寄存器允许单个作业的不同作业或相关任务的独立任务并行运行，并且通过允许多个关键代码区域独立同步来便于操作系统的多线程。

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