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51. 发明公开

EP1708359A1 Amplification circuit and control method of amplification 有权转让
标题翻译： Verstärkerschaltungund Verfahren zurVerstärkungskontrolle
公开(公告)号：EP1708359A1
公开(公告)日：2006-10-04
申请号：EP05017223.8
申请日：2005-08-08
申请人： FUJITSU LIMITED
发明人： Takekawa, Koji, c/o Fujitsu VLSI Limited
IPC分类号： H03F1/26
CPC分类号： H03F3/68 , H03F1/26
摘要： An amplification circuit connected with a lowpass filter, which reduces the time required for compensating the amplification characteristic and starting up at turning on the power supply, and a control method thereof are provided. An amplification circuit 10, which operates in any one of the operation mode of ordinary operation mode MDN and special operation mode MDT, includes an amplifying section 20, a lowpass filter 30 connected to the amplifying section 20, and a lowpass filter setting section 40 that sets a cut-off frequency fc. In the case of an ordinary operation mode MDN, the cut-off frequency is set to an ordinary cut-off frequency fen in which error in the output signal does not exceed an output allowable error as an allowable error, and in the case other than that, set to the side higher than the ordinary cut-off frequency fen.
摘要翻译：一种与低通滤波器连接的放大电路及其控制方法，其减少了补偿放大特性所需的时间和开启电源时的启动。在通常动作模式MDN和特殊动作模式MDT的动作模式中的任意一个动作的放大电路10包括放大部20，与放大部20连接的低通滤波器30和低通滤波器设定部40，设定截止频率fc。在普通操作模式MDN的情况下，截止频率被设置为普通的截止频率fen，其中输出信号的误差不超过作为可允许误差的输出允许误差，并且在除了那个，设置在比普通截止频率fen更高的一边。

52. 发明公开

EP1530293A3 Voltage controlled oscillator circuit 失效转让
标题翻译：压控振荡器电路
公开(公告)号：EP1530293A3
公开(公告)日：2005-05-18
申请号：EP05002168.2
申请日：2000-03-29
申请人： FUJITSU LIMITED
发明人： Segawa, Yuji , Otsuka, Masaru , Kikuchi, Osamu , Haga, Akira , Yoshikawa, Yoshinori
IPC分类号： H03K3/0231 , H03K19/003
CPC分类号： H03K5/082 , H03K3/0231 , H03K3/03 , H03K3/0322 , H03K5/2481 , H03K5/249 , H03K19/0027 , H03K2217/0018
摘要： A voltage controller oscillator circuit includes first and second chopper comparators (120,121), a capacitor (122), first and second current sources (123,124) and a converter circuit (125) for making the current sources (123,124) to generate a current (I) proportionate to an input voltage (Vin). The voltage controlled oscillator circuit further includes first and second switches (126,127) and an inverter (128) for controlling on/off of the current sources (123,124). A logic circuit (129) latches the output signals of the comparators (120,121), outputs the output voltage (Vout) that serves as an oscillation signal of the voltage controlled oscillator and generates clock signals (ϕ1,ϕ2) for switching operation of the chopper comparators (120,121).

53. 发明公开

EP1042871A4 DIGITAL RADIO-FREQUENCY TRANSCEIVER 有权
标题翻译：数字遥控接收器
公开(公告)号：EP1042871A4
公开(公告)日：2004-04-21
申请号：EP98952335
申请日：1998-10-14
申请人： CYPRESS SEMICONDUCTOR CORP
发明人： BEARD PAUL F
IPC分类号： H03L7/08 , H03C3/09 , H03D3/00 , H03D7/00 , H04B1/04 , H04B1/40 , H04B10/00
CPC分类号： H04B1/403 , H03C3/0908 , H03D3/00 , H03D7/00
摘要： A method for radio frequency (RF) transmission of digital information includes generating an RF signal using a voltage-controlled oscillator (VCO) (32), stabilizing the RF signal from the VCO by providing an error signal from a phase-locked loop (PLL) (30) to an input of the VCO, and combining the digital information with the error signal of the PLL input to the VCO, thereby causing variation in frequency of the RF signal from the VCO that represent the digital information. Apparatus for RF transmission of digital information includes a VCO, the VCO arranged to generate an RF signal, a PLL, the frequency input of the PLL coupled to the RF signal output of the VCO, an encoder, the encoder arranged to convert the digital information into a form where it has a data rate faster than a response time of the PLL, and a coupler (32), the coupler coupling both the error signal output of the PLL and the encoded digital information to an input of the VCO.

54. 发明公开

EP0553338A1 HIGH-PERFORMANCE DYNAMIC MEMORY SYSTEM 有权转让
标题翻译：动态高性能的存储系统。
公开(公告)号：EP0553338A1
公开(公告)日：1993-08-04
申请号：EP92918430.0
申请日：1992-08-14
申请人： MULTICHIP TECHNOLOGY
发明人： LIEBERMAN, Donald, A. , NEMEC, John, J.
IPC分类号： G06F1 , G06F11 , G06F12 , G06F13
CPC分类号： G06F11/1016 , G06F11/1008 , G06F11/1044 , G06F12/0831 , G06F13/1673 , G06F13/1689 , G06F13/1694 , G06F13/28
摘要： Un système de mémoire comprend une mémoire principale et un régisseur de mémoire. La mémoire comprend au moins un bloc doté d'une pluralité de banques. Le régisseur de mémoire comprend une pluralité de canaux de données, chacun d'eux pouvant accéder à au moins une banque dans la mémoire. Chaque canal de données comporte une mémoire FIFO d'écriture afin de prendre en charge de manière efficace des opérations d'élimination d'antémémoire et des opérations normales d'écriture, ainsi qu'une mémoire FIFO d'écriture à réflexion pour soutenir efficacement une lecture cohérente avec opérations simultanées de recopiage d'antémémoire. Le régisseur de mémoire peut sélectionner une mémoire FIFO propre ou des mémoires FIFO dépendant du type de transactions de données; il peut aussi sélectionner un canal propre ou des canaux dépendant de la capacité du bus système, de la capacité de transaction des données et de l'état des mémoires FIFO. Le système mémoire peut efficacement recevoir des transactions de données de différentes longueurs ou volumes, d'un octet à une longue rafale, et la définition de synchronisation de la mémoire est améliorée sans tenir compte de la fréquence d'horloge du bus. Lors des transactions en rafale, les canaux peuvent fonctionner en un mode alternatif. Lors des lectures, les données sont soumises au contrôle d'erreurs avant de passer au bus système. Le système mémoire peut soutenir différents systèmes bus et processeurs et différentes transactions de données d'une manière hautement efficace.

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