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41. 发明授权

EP2622740B1 RF DIVIDER USING DIRECT DIGITAL SYNTHESIS 有权转让
标题翻译： RF分频器使用直接的数字脉冲生成
公开(公告)号：EP2622740B1
公开(公告)日：2014-11-05
申请号：EP11761381.0
申请日：2011-09-27
申请人： Ericsson Modems SA
发明人： MATEMAN, Paul , HESEN, Leonardus , FRAMBACH, Johannes
IPC分类号： H03K23/66 , H03K23/68
CPC分类号： H03K23/665 , H03K23/68 , H03M9/00 , H04J3/047 , H04J3/0685

42. 发明公开

EP2622740A2 RF DIVIDER USING DIRECT DIGITAL SYNTHESIS 有权转让
标题翻译： RF分频器使用直接的数字脉冲生成
公开(公告)号：EP2622740A2
公开(公告)日：2013-08-07
申请号：EP11761381.0
申请日：2011-09-27
申请人： ST-Ericsson SA
发明人： MATEMAN, Paul , HESEN, Leonardus , FRAMBACH, Johannes
IPC分类号： H03K23/66 , H03K23/68
CPC分类号： H03K23/665 , H03K23/68 , H03M9/00 , H04J3/047 , H04J3/0685
摘要： An RF divider directly synthesizes a desired RF as a digital pattern that can be programmed and output at a VCO frequency. An exemplary RF divider comprises a pre-sequencer and a parallel-to-serial converter. The pre-sequencer successively outputs consecutive M-bit sections of a parallel word, where the parallel word comprises one or more copies of a frequency dividing bit pattern defining a frequency divisor. The parallel-to-serial converter performs a parallel-to-serial conversion on the M-bit sections of the parallel word based on the fixed radio frequency to generate an output signal having the desired radio frequency, where the output signal comprises a serial bit stream of the parallel word.

43. 发明授权

EP1560334B1 Diviseur de fréquence 有权
标题翻译：分频器
公开(公告)号：EP1560334B1
公开(公告)日：2009-10-21
申请号：EP05100257.4
申请日：2005-01-17
申请人： Thales
发明人： De Gouy, Jean-Luc, THALES Intellectual Property , Gabet, Pascal, THALES Intellectual Property
IPC分类号： H03K23/40 , H03K23/48
CPC分类号： H03K23/544 , H03K23/665

44. 发明授权

EP1126467B1 Synchronous counter for electronic memories 有权
标题翻译：电子存储同步计数器
公开(公告)号：EP1126467B1
公开(公告)日：2009-04-08
申请号：EP00830100.4
申请日：2000-02-14
申请人： STMicroelectronics S.r.l.
发明人： Pascucci, Luigi
IPC分类号： G11C8/04 , G11C7/10 , H03K23/66
CPC分类号： H03K23/665 , G11C7/1018 , G11C8/04

45. 发明公开

EP1675266A2 An improved area efficient programmable frequency divider 有权
标题翻译： Flächeneffizienterprogrammierbarer Frequenzteiler
公开(公告)号：EP1675266A2
公开(公告)日：2006-06-28
申请号：EP05107860.8
申请日：2005-08-26
申请人： STMicroelectronics Pvt. Ltd
发明人： Chatterjee, Kallol , Jain, Deependra
IPC分类号： H03K23/66 , H03K23/58
CPC分类号： H03K23/665 , H03K21/40 , H03K23/667
摘要： A programmable high-speed frequency divider, in which stage for forming a frequency divider, which is capable of being programmed with a programmable dividing ratio, is simplified to reduce the area and circuit complexity. A start-up circuitry has been introduced within the said frequency-divider to ensure that the frequency-divider will never go into false state.
摘要翻译：一种可编程高速分频器，其中能够以可编程分频比编程的用于形成分频器的级被简化以减小面积和电路复杂度。在所述分频器内引入了启动电路，以确保分频器永远不会进入假状态。

46. 发明公开

EP1252713A1 PLL FREQUENCY SYNTHESIZER USING CONTROLLED DIVIDER PULSE WIDTHS 审中-公开
标题翻译： PLL频率来控制分频器脉冲宽度
公开(公告)号：EP1252713A1
公开(公告)日：2002-10-30
申请号：EP01901085.9
申请日：2001-01-05
申请人： Conexant Systems, Inc.
发明人： RILEY, Thomas, A.D.
IPC分类号： H03L7/087
CPC分类号： H03L7/18 , H03K21/10 , H03K23/665 , H03K23/667 , H03L7/087 , H03L7/0891 , H03L7/1976
摘要： A method and an apparatus relating to a PLL circuit for frequency synthesizer applications. By using a composite PFD large and small phase variations between a reference signal and the divider output are compensated for. The composite phase frequency detector (PFD) has both a digital phase frequency detector (digital PFD) and an analog phase detector (analog PD) with the digital PFD compensating for large phase differences and the analog PD compensating for smaller phase differences. The PLL automatically chooses between these two components in the composite PFD by controlling the pulse width of the divider output. This is accomplished by synchronizing the dead zone of the digital PFD with the active pulse width of the divider output and by similarly synchronizing the phase detector window of the analog PD to be within both the dead zone of the digital PFD and the active pulse width of the divider output. Thus, during the active pulse of the divider output, the analog PD is operative while during the inactive pulse the digital PFD is operative. By essentially having only one PD active at any time, problems with analog/digital mixed circuits are avoided.

47. 发明公开

EP1160984A2 Phase-locked loop with improved trade-off between lock-up time and power dissipation 有权
标题翻译： PLL mit verbicultemVerhältniszwischen Einrastzeit und Stromverbrauch
公开(公告)号：EP1160984A2
公开(公告)日：2001-12-05
申请号：EP01122122.3
申请日：1998-09-29
申请人： Sanyo Electric Co., Ltd. , Tottori Sanyo Electric Co., Ltd.
发明人： Sumi, Yasuaki, Tottori Sanyo Electric Co., Ltd.
IPC分类号： H03L7/087 , H03L7/197 , H03L7/107
CPC分类号： H03L7/0891 , H03K23/665 , H03K23/68 , H03L7/087 , H03L7/113 , H03L7/18 , H03L7/181 , H03L7/191 , H03L7/1974 , H03L7/199
摘要： In a phase-locked loop with reference, feedback, and error signals, the trade-off between lock-up time and power dissipation is improved by providing multiple feedback loops and employing a selectable number of the loops during lock acquisition.
摘要翻译：在具有参考，反馈和误差信号的锁相环中，通过在锁定采集期间提供多个反馈回路并采用可选数量的回路来改善锁定时间和功耗之间的折衷。

48. 发明公开

EP1126615A1 Verfahren zur Frequenzteilung eines Taktsignals und Frequenzteilerschaltung zur Realisierung des Verfahrens 审中-公开
标题翻译：一种用于方法分频的时钟信号和用于实现该方法的分频电路
公开(公告)号：EP1126615A1
公开(公告)日：2001-08-22
申请号：EP01102405.6
申请日：2001-02-02
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Stehle, Birgit
IPC分类号： H03K23/66
CPC分类号： H03K21/10 , H03K23/665
摘要： Zur Taktsignalteilung wird ein Taktimpulse des Taktsignals (clkRef) zählender Taktzähler (TZ) jeweils wechselweise nach Durchlaufen unterschiedlicher Zähldifferenzen zurückgesetzt. Dabei wird ein erstes Signal (risingEdge) und ein zweites Signal (fallingEdge) gebildet, deren logischer Zustand jeweils bei Vorliegen eines ersten (11) bzw. zweiten vorgegebenen Zählerstandes (11) des Taktzählers (TZ) durch eine steigende bzw. fallende Taktsignalflanke geändert wird. Ein geteiltes Ausgangstaktsignal (clkDiv5) wird dann durch eine logische Verknüpfung des ersten (risingEdge) und des zweiten Signals (fallingEdge) erzeugt.
摘要翻译：该方法包括通过两个不同的计数差异之后可替代地复位的时钟信号的时钟脉冲计数器，形成第一信号，其逻辑状态被如果定义的第一计数器的状态存在一个时钟上升沿改变，形成第二信号，其逻辑状态被改变由下降沿如果定义的第二计数器的状态存在，并产生具有两个信号的逻辑组合的分频的输出时钟信号。该方法包括复位时钟计数器穿过第一计数差和不同的第二计数值差值之后可选地进行计数的时钟信号的一个时钟脉冲，形成了第一信号（上升沿），其逻辑状态由上升时钟信号边沿改变如果第一计数器的定义的第一状态存在，从而形成一个第二信号（下降沿），其逻辑状态被如果定义的第二计数器的状态存在，并产生具有的逻辑组合的分频的输出时钟信号（clkDiv5）下降信号边缘改变所述第一和第二信号。因此独立权利要求中包括了以下内容：一个分频电路。

49. 发明授权

EP0701325B1 Timing circuit 失效转让
标题翻译：时间电路
公开(公告)号：EP0701325B1
公开(公告)日：2000-05-17
申请号：EP95305826.0
申请日：1995-08-21
申请人： STMicroelectronics Limited
发明人： Beat, Robert
IPC分类号： H03K5/15 , H03K23/54 , H03K23/66
CPC分类号： H03K5/15093 , H03K23/54 , H03K23/665

50. 发明公开

EP0907252A2 Phase-locked loop with improved trade-off between lock-up time and power dissipation 有权
标题翻译：在锁定时间和功耗之间改进折衷的锁相环
公开(公告)号：EP0907252A2
公开(公告)日：1999-04-07
申请号：EP98118420.3
申请日：1998-09-29
申请人： SANYO ELECTRIC Co., Ltd. , Tottori Sanyo Electric Co., Ltd.
发明人： Sumi, Yasuaki Tottori Sanyo Electric Co., Ltd.
IPC分类号： H03L7/00 , H03L7/113 , H03L7/089 , H03L7/18
CPC分类号： H03L7/0891 , H03K23/665 , H03K23/68 , H03L7/087 , H03L7/113 , H03L7/18 , H03L7/181 , H03L7/191 , H03L7/1974 , H03L7/199
摘要： In a phase-locked loop with reference, feedback, and error signals, the trade-off between lock-up time and power dissipation is improved by one of the following methods: supplying a continuous error signal, instead of an intermittent error signal, to a charge pump during lock acquisition; employing a half-integer frequency divider and making multiple phase-and-frequency comparisons during each reference signal cycle; employing a prescaled feedback signal and making multiple phase-and-frequency comparisons during each reference signal cycle; providing multiple feedback loops and employing a selectable number of the loops during lock acquisition; and employing multiple feedback loops with prescaling of the reference and feedback signals.
摘要翻译：在带有参考电压，反馈电压和误差信号的锁相环中，通过以下方法之一可以改善锁定时间和功耗之间的折衷：向连续错误信号（而不是间歇错误信号）提供锁定采集期间的电荷泵; 采用半整数分频器并在每个参考信号周期中进行多个相位和频率比较; 采用预分频的反馈信号并在每个参考信号周期中进行多个相位和频率比较; 提供多个反馈回路并在锁定获取期间采用可选数量的回路; 并采用多个反馈环路对参考信号和反馈信号进行预分频。

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