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1. 发明授权

US6037209A Method for producing a DRAM cellular arrangement 有权
标题翻译：用于制造DRAM蜂窝装置的方法
公开(公告)号：US6037209A
公开(公告)日：2000-03-14
申请号：US254696
申请日：1999-03-15
申请人： Wolfgang Rosner , Lothar Risch , Franz Hofmann , Reinhard Stengl
发明人： Wolfgang Rosner , Lothar Risch , Franz Hofmann , Reinhard Stengl
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10876 , H01L27/10823
摘要： The DRAM cell arrangement comprises, per memory cell, a vertical MOS transistor whose first source/drain region is connected to a storage node of a storage capacitor, whose channel region (3) is annularly enclosed by a gate electrode (13) and whose second source/drain region is connected to a buried bit line. The DRAM cell arrangement is produced using only two masks, with the aid of a spacer technique, with a memory cell area of 2F.sup.2, where F is the minimum structure size which can be produced using the respective technology.
摘要翻译： PCT No.PCT / DE97 / 01580 Sec。 371 1999年3月15日 102（e）1999年3月15日PCT 1997年7月28日PCT公布。出版物WO98 / 11604 日期1998年3月19日DRAM单元布置包括每个存储单元的垂直MOS晶体管，其第一源极/漏极区域连接到存储电容器的存储节点，其沟道区域（3）被栅电极环形封闭 13），并且其第二源极/漏极区域连接到掩埋位线。借助于间隔器技术，仅使用两个掩模来制造DRAM单元布置，存储单元面积为2F2，其中F是可以使用各自技术产生的最小结构尺寸。

2. 发明授权

US5998261A Method of producing a read-only storage cell arrangement 失效
标题翻译：制造只读存储单元布置的方法
公开(公告)号：US5998261A
公开(公告)日：1999-12-07
申请号：US973701
申请日：1997-12-08
申请人： Franz Hofmann , Wolfgang Rosner , Wolfgang Krautschneider , Lothar Risch
发明人： Franz Hofmann , Wolfgang Rosner , Wolfgang Krautschneider , Lothar Risch
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792 , H01L21/336
CPC分类号： H01L27/11517 , H01L27/115
摘要： An electrically writable and erasable read-only memory cell arrangement fabricated in a semiconductor substrate, preferably of monocrystalline silicon, or in a silicon layer of an SOI substrate. A cell array with memory cells is provided on a main surface of the semiconductor substrate. Each memory cell comprises an MOS transistor, vertical to the main surface and comprising, in addition to the source/drain region and a channel region arranged in-between, a first dielectric, a floating gate, a second dielectric and a control gate. A plurality of essentially parallel strip-shaped trenches are provided in the cell array. The vertical MOS transistors are arranged on the flanks of the trenches. The memory cells are in each case arranged on opposite flanks of the trenches.
摘要翻译： PCT No.PCT / DE96 / 01117 Sec。 371 1997年12月8日第 102（e）日期1997年12月8日PCT提交1996年6月25日PCT公布。第WO97 / 02599号公报日期1997年1月23日在半导体衬底（优选单晶硅）或SOI衬底的硅层中制造的电可写和可擦除的只读存储单元布置。具有存储单元的单元阵列设置在半导体基板的主表面上。每个存储单元包括垂直于主表面的MOS晶体管，并且除了源极/漏极区域和布置在其之间的沟道区域之外还包括第一电介质，浮动栅极，第二电介质和控制栅极。多个基本上平行的带状沟槽设置在单元阵列中。垂直MOS晶体管布置在沟槽的侧面。存储单元在每种情况下都布置在沟槽的相对侧面上。

3. 发明申请

US20080054324A1 INTEGRATED CIRCUIT INCLUDING A GATE ELECTRODE 有权
标题翻译：集成电路，包括门电极
公开(公告)号：US20080054324A1
公开(公告)日：2008-03-06
申请号：US11926653
申请日：2007-10-29
申请人： Richard Luyken , Franz Hofmann , Lothar Risch , Dirk Manger , Wolfgang Rosner , Till Schloesser , Michael Specht
发明人： Richard Luyken , Franz Hofmann , Lothar Risch , Dirk Manger , Wolfgang Rosner , Till Schloesser , Michael Specht
IPC分类号： H01L29/94
CPC分类号： H01L27/10823 , H01L27/10808 , H01L27/10826 , H01L27/10829 , H01L27/10891 , H01L29/7851
摘要： An integrated circuit including a gate electrode is disclosed. One embodiment provides a transistor including a first source/drain electrode and a second source/drain electrode. A channel is arranged between the first and the second source/drain electrode in a semiconductor substrate. A gate electrode is arranged adjacent the channel layer and is electrically insulated from the channel layer. A semiconductor substrate electrode is provided on a rear side. The gate electrode encloses the channel layer at at least two opposite sides.
摘要翻译：公开了一种包括栅电极的集成电路。一个实施例提供一种晶体管，其包括第一源极/漏极电极和第二源极/漏极电极。在半导体衬底中的第一和第二源极/漏极之间布置有沟道。栅电极被布置在沟道层附近并且与沟道层电绝缘。半导体基板电极设置在后侧。栅电极在至少两个相对的两侧包围沟道层。

4. 发明授权

US5744393A Method for production of a read-only-memory cell arrangement having vertical MOS transistors 失效
标题翻译：用于制造具有垂直MOS晶体管的只读存储单元布置方法
公开(公告)号：US5744393A
公开(公告)日：1998-04-28
申请号：US836175
申请日：1997-04-17
申请人： Lothar Risch , Franz Hofmann , Wolfgang Rosner , Wolfgang Krautschneider
发明人： Lothar Risch , Franz Hofmann , Wolfgang Rosner , Wolfgang Krautschneider
IPC分类号： H01L21/8234 , H01L21/8246 , H01L27/088 , H01L27/112 , H01L29/739 , H01L29/78
CPC分类号： H01L27/112
摘要： A method for production of a read-only-memory cell arrangement having vertical MOS transistors is provided. In order to produce a read-only-memory cell arrangement which has first memory cells having a vertical MOS transistor and second memory cells which do not have a vertical MOS transistor, holes provided with a gate dielectric and a gate electrode are etched in a silicon substrate with a layer sequencing corresponding to a source, a channel and a drain for the first memory cells. Insulation trenches whose separation is preferably equal to their width are produced for insulation of adjacent memory cells.
摘要翻译： PCT No.PCT / DE95 / 01365 Sec。 371日期1997年04月17日 102（e）日期1997年4月17日PCT提交1995年10月5日PCT公布。出版物WO96 / 13064 日期：1996年5月2日提供具有垂直MOS晶体管的只读存储单元布置方法。为了产生具有垂直MOS晶体管的第一存储单元和不具有垂直MOS晶体管的第二存储单元的只读存储单元布置，在栅极电介质和栅电极中设置的孔被蚀刻在硅具有对应于第一存储器单元的源极，沟道和漏极的层序列的衬底。为了绝缘相邻的存储单元而产生绝缘沟槽，其隔离优选等于其宽度。

5. 发明授权

US5920778A Read-only memory cell arrangement and method for its production 失效
标题翻译：只读存储单元布置及其生产方法
公开(公告)号：US5920778A
公开(公告)日：1999-07-06
申请号：US913740
申请日：1997-09-23
申请人： Wolfgang Rosner , Wolfgang Krautschneider , Franz Hofmann , Lothar Risch
发明人： Wolfgang Rosner , Wolfgang Krautschneider , Franz Hofmann , Lothar Risch
IPC分类号： H01L21/8246 , H01L27/112
CPC分类号： H01L27/11273 , H01L27/112
摘要： In a read-only memory cell arrangement having first memory cells which contain a vertical MOS transistor, and having second memory cells which do not contain vertical MOS transistors, the memory cells are arranged along opposite flanks of strip-shaped parallel insulation trenches (16). The width of the insulation trenches (16) is preferably equal to their separation, so that the memory cell arrangement can be produced with a space requirement of 2F.sup.2 per memory cell, F being the minimum structure size in the respective technology.
摘要翻译： PCT No.PCT / DE96 / 00614 Sec。 371日期1997年9月23日 102（e）1997年9月23日PCT PCT 1996年4月9日PCT公布。公开号WO96 / 3351300 日期1996年10月24日在具有包含垂直MOS晶体管的第一存储单元且具有不包含垂直MOS晶体管的第二存储单元的只读存储单元布置中，存储单元沿着带状平行的相对侧布置绝缘沟槽（16）。绝缘沟槽（16）的宽度优选等于它们的间隔，使得可以以每个存储单元的空间要求为2F2来生产存储单元布置，F是相应技术中的最小结构尺寸。

6. 发明授权

US5973373A Read-only-memory cell arrangement using vertical MOS transistors and gate dielectrics of different thicknesses and method for its production 失效
标题翻译：使用垂直MOS晶体管和不同厚度的栅极电介质的只读存储单元布置及其制造方法
公开(公告)号：US5973373A
公开(公告)日：1999-10-26
申请号：US817630
申请日：1997-03-26
申请人： Wolfgang Krautschneider , Lothar Risch , Franz Hofmann , Wolfgang Rosner
发明人： Wolfgang Krautschneider , Lothar Risch , Franz Hofmann , Wolfgang Rosner
IPC分类号： H01L21/8247 , H01L21/8246 , H01L27/112 , H01L29/788 , H01L29/792 , H01L29/76 , H01L29/94 , H01L31/062 , H01L31/113
CPC分类号： H01L27/11273 , H01L27/112
摘要： A read-only-memory cell arrangement comprises memory cells, each having a vertical MOS transistor, in a substrate (21) made of semiconductor material, the various logic values (zero, one) being implemented by gate dielectrics (27, 28) of different thickness. The memory cell arrangement can preferably be produced in a silicon substrate, with a small number of process steps and a high packing density. The memory cell arrangement and a drive circuit for read-out can in this case be produced in an integrated manner.
摘要翻译： PCT No.PCT / DE95 / 01262 Sec。 371日期1997年3月26日 102（e）1997年3月26日PCT PCT 1995年9月14日PCT公布。公开号WO96 / 10266 日期1996年4月4日只读存储单元布置包括在由半导体材料制成的衬底（21）中的每个具有垂直MOS晶体管的存储单元，各种逻辑值（零，1）由栅极电介质 27,28）。存储单元布置可以优选地在硅衬底中制造，具有少量的工艺步骤和高的堆积密度。在这种情况下，存储单元布置和用于读出的驱动电路可以以集成的方式产生。

7. 发明授权

US5432115A Process for making a contact betwen a capacitor electrode disposed in a trench and an MOS transistor source/drain region disposed outside the trench 失效
标题翻译：在设置在沟槽中的电容器电极和设置在沟槽外部的MOS晶体管源极/漏极区之间进行接触的工艺
公开(公告)号：US5432115A
公开(公告)日：1995-07-11
申请号：US284502
申请日：1994-08-04
申请人： Wolfgang Rosner , Franz Hofmann , Lothar Risch
发明人： Wolfgang Rosner , Franz Hofmann , Lothar Risch
IPC分类号： H01L21/76 , H01L21/8242 , H01L27/10 , H01L27/108
CPC分类号： H01L27/10861 , H01L27/10829
摘要： To make a contact between a capacitor electrode (13) disposed in a trench (11) and an MOS transistor source/drain region disposed outside the trench, a shallow etching is carried out in a self-aligned manner with respect to a field-oxide region insulating the MOS transistor by producing the trench (11) in a substrate (1). After forming an Si.sub.3 N.sub.4 spacer (10) at the edge (8), laid bare during the etching, of the substrate (1) the part laid bare of the field-oxide region (2) is first removed with the aid of a mask and the trench (11) is completed in a further etching. The contact is produced after the formation of an SiO.sub.2 layer (12) at the surface of the trench (11) after removing the Si.sub.3 N.sub.4 spacer (10) and producing the capacitor electrode (13) at the edge (8), laid bare by removing the Si.sub.3 N.sub.4 spacer (10), of the substrate (1).
摘要翻译： PCT No.PCT / DE93 / 00078 Sec。 371日期：1994年8月4日 102（e）日期1994年8月4日PCT提交1993年2月1日PCT公布。出版物WO93 / 16490 日期：1993年8月19日。为了在布置在沟槽（11）中的电容器电极（13）和设置在沟槽外部的MOS晶体管源/漏区之间进行接触，以自对准的方式进行浅蚀刻相对于通过在衬底（1）中产生沟槽（11）来绝缘MOS晶体管的场氧化物区域。在蚀刻过程中在边缘（8）处形成Si3N4间隔物（10）之后，在衬底（1）上放置裸露的场氧化物区域（2）的部分首先借助掩模去除，在另外的蚀刻中完成沟槽（11）。在除去Si 3 N 4间隔物（10）之后在沟槽（11）的表面形成SiO 2层（12）并在边缘（8）处产生电容器电极（13），在通过去除（1）的Si 3 N 4间隔物（10）。

8. 发明授权

US5844834A Single-electron memory cell configuration 失效
标题翻译：单电子存储单元配置
公开(公告)号：US5844834A
公开(公告)日：1998-12-01
申请号：US867114
申请日：1997-06-02
申请人： Lothar Risch , Wolfgang Rosner
发明人： Lothar Risch , Wolfgang Rosner
IPC分类号： G11C11/38 , G11C11/404 , H01L27/10 , H01L27/28 , H01L51/05 , G11C7/00
CPC分类号： B82Y10/00 , G11C11/404 , G11C2216/08 , Y10S977/937
摘要： Each memory cell of an array has a single-electron transistor and a single-electron memory element. The single-electron transistor is driven by a charge stored in the memory element. When a read voltage is applied, a current flows through the single-electron transistor which is dependent on the stored charge, but the stored charge in not changed. When a write voltage is applied, the magnitude of which is greater than the read voltage, then the stored charge is changed. The memory cells of the array are each connected between first lines and transverse second lines of a memory cell configuration.
摘要翻译：阵列的每个存储单元都具有单电子晶体管和单电子存储元件。单电子晶体管由存储在存储元件中的电荷驱动。当施加读取电压时，电流流过取决于存储电荷的单电子晶体管，但是存储的电荷没有改变。当施加写入电压时，其电压大于读取电压，则存储的电荷被改变。阵列的存储单元各自连接在存储单元配置的第一行和横向第二行之间。

9. 发明授权

US6038164A SRAM cell configuration and method for its fabrication 有权
标题翻译： SRAM单元配置及其制造方法
公开(公告)号：US6038164A
公开(公告)日：2000-03-14
申请号：US200071
申请日：1998-11-25
申请人： Thomas Schulz , Thomas Aeugle , Wolfgang Rosner , Lothar Risch
发明人： Thomas Schulz , Thomas Aeugle , Wolfgang Rosner , Lothar Risch
IPC分类号： H01L21/8244 , H01L27/11 , G11C11/00
CPC分类号： H01L27/11 , H01L27/1104
摘要： The SRAM cell configuration has at least six transistors in each memory cell. Four of the transistors form a flip-flop and they are arranged at the corners of a quadrilateral. The flip-flop is driven by two of the transistors, which are disposed so as to adjoin diagonally opposite corners of the quadrilateral and outside the quadrilateral. Adjacent memory cells along a word line can be arranged in such a way that a first bit line and a second bit line of the adjacent memory cells coincide. The transistors are preferably vertical and are arranged at semiconductor structures (St1, St2, St3, St4, St5, St6) produced from a layer sequence. Two of the transistors having n-doped channel regions are preferably formed in each case on two semiconductor structures.
摘要翻译： SRAM单元配置在每个存储单元中具有至少六个晶体管。四个晶体管形成触发器，并且它们被布置在四边形的角部。触发器由两个晶体管驱动，这些晶体管被设置为邻接四边形的对角线相对的角部并且在四边形之外。沿着字线的相邻存储器单元可以以相邻存储器单元的第一位线和第二位线重合的方式布置。晶体管优选是垂直的，并且被布置在从层序列产生的半导体结构（St1，St2，St3，St4，St5，St6）处。在每种情况下，优选在两个半导体结构上形成具有n掺杂沟道区的两个晶体管。

10. 发明授权

US07180115B1 DRAM cell structure with tunnel barrier 有权
标题翻译：具有隧道势垒的DRAM单元结构
公开(公告)号：US07180115B1
公开(公告)日：2007-02-20
申请号：US10130441
申请日：2000-11-14
申请人： Franz Hofmann , Wolfgang Roesner , Lothar Risch , Till Schloesser
发明人： Franz Hofmann , Wolfgang Roesner , Lothar Risch , Till Schloesser
IPC分类号： H01L27/108
CPC分类号： H01L27/10864 , H01L27/10867 , H01L27/10891 , H01L27/1203
摘要： The invention relates to a transistor that is provided with a first source/drain area (S/D1), a channel area (KA) adjacent thereto, a second source/drain area (S/D 2) adjacent thereto, a gate dielectric and a gate electrode. A first capacitor electrode (SP) of the capacitor is connected to the first source/drain area (S/D1). An insulating structure entirely surrounds an insulating area of the circuit arrangement. At least the first capacitor electrode (SP) and the first source/drain area (S/D1) are arranged in the insulating area. The second source/drain area (S/D2) and the second capacitor electrode of the capacitor are arranged outside the insulating area. The insulating structure prevents the first capacitor electrode (SP) from loosing charge through leaking currents between charging and discharging of the capacitor. A tunnel barrier (T) which is arranged in the channel area (KA) is part of the insulating structure. A capacitor dielectric (KD) that separates the first capacitor electrode (SP) from the second capacitor electrode is part of the insulating structure.
摘要翻译：本发明涉及一种具有第一源极/漏极区域（S / D 1），与其相邻的沟道区域（KA），与其相邻的第二源极/漏极区域（S / D 2），栅极电介质和栅电极。电容器的第一电容器电极（SP）连接到第一源极/漏极区域（S / D 1）。绝缘结构完全围绕电路装置的绝缘区域。至少第一电容器电极（SP）和第一源极/漏极区域（S / D 1）布置在绝缘区域中。电容器的第二源极/漏极区域（S / D 2）和第二电容器电极布置在绝缘区域的外部。绝缘结构防止第一电容器电极（SP）通过电容器的充电和放电之间的泄漏电流而失去电荷。布置在通道区域（KA）中的隧道势垒（T）是绝缘结构的一部分。将第一电容器电极（SP）与第二电容器电极分离的电容器电介质（KD）是绝缘结构的一部分。

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