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    • 6. 发明授权
      US07042066B2 Dual-trench isolated crosspoint memory array 有权
    • Dual-trench isolated crosspoint memory array
    • 双沟隔离交叉点存储器阵列
    • US07042066B2
    • 2006-05-09
    • US11039536
    • 2005-01-19
    • Sheng Teng Hsu , Wei Pan , Wei-Wei Zhuang
    • Sheng Teng Hsu , Wei Pan , Wei-Wei Zhuang
    • H01L29/00
    • G11C13/0007 , G11C2213/31 , G11C2213/77 , H01L27/101 , H01L27/24
    • A memory array dual-trench isolation structure and a method for forming the same have been provided. The method comprises: forming a p-doped silicon (p-Si) substrate; forming an n-doped (n+) Si layer overlying the p-Si substrate; prior to forming the n+ Si bit lines, forming a p+ Si layer overlying the n+ Si layer; forming a layer of silicon nitride overlying the p+ layer; forming a top oxide layer overlying the silicon nitride layer; performing a first selective etch of the top oxide layer, the silicon nitride layer, the p+ Si layer, and a portion of the n+ Si layer, to form n+ Si bit lines and bit line trenches between the bit lines; forming an array of metal bottom electrodes overlying a plurality of n-doped silicon (n+ Si) bit lines, with intervening p-doped (p+) Si areas; forming a plurality of word line oxide isolation structures orthogonal to and overlying the n+ Si bit lines, adjacent to the bottom electrodes, and separating the p+ Si areas; forming a plurality of top electrode word lines, orthogonal to the n+ Si bit lines, with an interposing memory resistor material overlying the bottom electrodes; and, forming oxide-filled word line trenches adjacent the word lines.
    • 已经提供了存储器阵列双沟槽隔离结构及其形成方法。 该方法包括：形成p掺杂硅（p-Si）衬底; 形成覆盖p-Si衬底的n掺杂（n +）Si层; 在形成n + Si位线之前，形成覆盖n + Si层的p + Si层; 形成覆盖p +层的氮化硅层; 形成覆盖所述氮化硅层的顶部氧化物层; 执行顶部氧化物层，氮化硅层，p + Si层和n + Si层的一部分的第一选择性蚀刻，以在位线之间形成n + Si位线和位线沟槽; 形成覆盖多个n掺杂硅（n + Si）位线的金属底部电极阵列，具有中间p掺杂（p +）Si区域; 形成与所述n + Si位线正交并覆盖与所述底部电极相邻并分离所述p + Si区域的多个字线氧化物隔离结构; 形成与n + Si位线正交的多个顶部电极字线，覆盖在底部电极上的插入式存储电阻材料; 并且在字线附近形成氧化物填充的字线沟槽。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US06875651B2 Dual-trench isolated crosspoint memory array and method for fabricating same 有权
    • Dual-trench isolated crosspoint memory array and method for fabricating same
    • 双沟隔离交叉点存储器阵列及其制造方法
    • US06875651B2
    • 2005-04-05
    • US10350643
    • 2003-01-23
    • Sheng Teng Hsu , Wei Pan , Wei-Wei Zhuang
    • Sheng Teng Hsu , Wei Pan , Wei-Wei Zhuang
    • H01L21/76 , G11C13/00 , H01L21/3205 , H01L21/8246 , H01L23/52 , H01L27/10 , H01L27/105 , H01L27/24 , H01L43/08 , H01L21/8234
    • G11C13/0007 , G11C2213/31 , G11C2213/77 , H01L27/101 , H01L27/24
    • A memory array dual-trench isolation structure and a method for forming the same have been provided. The method comprises: forming a p-doped silicon (p-Si) substrate; forming an n-doped (n+) Si layer overlying the p-Si substrate; prior to forming the n+ Si bit lines, forming a p+ Si layer overlying the n+ Si layer; forming a layer of silicon nitride overlying the p+ layer; forming a top oxide layer overlying the silicon nitride layer; performing a first selective etch of the top oxide layer, the silicon nitride layer, the p+ Si layer, and a portion of the n+ Si layer, to form n+ Si bit lines and bit line trenches between the bit lines; forming an array of metal bottom electrodes overlying a plurality of n-doped silicon (n+ Si) bit lines, with intervening p-doped (p+) Si areas; forming a plurality of word line oxide isolation structures orthogonal to and overlying the n+ Si bit lines, adjacent to the bottom electrodes, and separating the p+ Si areas; forming a plurality of top electrode word lines, orthogonal to the n+ Si bit lines, with an interposing memory resistor material overlying the bottom electrodes; and, forming oxide-filled word line trenches adjacent the word lines.
    • 已经提供了存储器阵列双沟槽隔离结构及其形成方法。 该方法包括：形成p掺杂硅（p-Si）衬底; 形成覆盖p-Si衬底的n掺杂（n +）Si层; 在形成n + Si位线之前，形成覆盖n + Si层的p + Si层; 形成覆盖p +层的氮化硅层; 形成覆盖所述氮化硅层的顶部氧化物层; 执行顶部氧化物层，氮化硅层，p + Si层和n + Si层的一部分的第一选择性蚀刻，以在位线之间形成n + Si位线和位线沟槽; 形成覆盖多个n掺杂硅（n + Si）位线的金属底部电极阵列，具有中间p掺杂（p +）Si区域; 形成与所述n + Si位线正交并覆盖与所述底部电极相邻并分离所述p + Si区域的多个字线氧化物隔离结构; 形成与n + Si位线正交的多个顶部电极字线，覆盖在底部电极上的插入式存储电阻材料; 并且在字线附近形成氧化物填充的字线沟槽。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US06746910B2 Method of fabricating self-aligned cross-point memory array 有权
    • Method of fabricating self-aligned cross-point memory array
    • 制造自对准交叉点存储器阵列的方法
    • US06746910B2
    • 2004-06-08
    • US10262222
    • 2002-09-30
    • Sheng Teng Hsu , Wei Pan , Wei-Wei Zhuang
    • Sheng Teng Hsu , Wei Pan , Wei-Wei Zhuang
    • H01L218234
    • H01L27/24 , G11C11/5685 , G11C13/0007 , G11C2213/31 , G11C2213/77 , H01L27/101
    • A method of fabricating a self-aligned cross-point memory array includes preparing a substrate, including forming any supporting electronic structures; forming a p-well area on the substrate; implanting ions to form a deep N+ region; implanting ions to form a shallow P+ region on the N+ region to form a P+/N junction; depositing a barrier metal layer on the P+ region; depositing a bottom electrode layer on the barrier metal layer; depositing a sacrificial layer or silicon nitride layer on the bottom electrode layer; patterning and etching the structure to remove portions of the sacrificial layer, the bottom electrode layer, the barrier metal layer, the P+ region and the N+ region to form a trench; depositing oxide to fill the trench; patterning and etching the sacrificial layer; depositing a PCMO layer which is self-aligned with the remaining bottom electrode layer; depositing a top electrode layer, patterning and etching the top electrode layer, and completing the memory array structure.
    • 制造自对准交叉点存储器阵列的方法包括制备衬底，包括形成任何支撑电子结构; 在衬底上形成p阱区; 注入离子形成深N +区; 注入离子以形成N +区上的浅P +区以形成P + / N结; 在P +区上沉积阻挡金属层; 在阻挡金属层上沉积底部电极层; 在所述底部电极层上沉积牺牲层或氮化硅层; 图案化和蚀刻结构以去除牺牲层，底部电极层，阻挡金属层，P +区域和N +区域的部分以形成沟槽; 沉积氧化物以填充沟槽; 图案化和蚀刻牺牲层; 沉积与剩下的底部电极层自对准的PCMO层; 沉积顶部电极层，图案化和蚀刻顶部电极层，以及完成存储器阵列结构。
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    • 10. 发明授权
      US06905937B2 Methods of fabricating a cross-point resistor memory array 有权
    • Methods of fabricating a cross-point resistor memory array
    • 制造交叉点电阻存储器阵列的方法
    • US06905937B2
    • 2005-06-14
    • US10391292
    • 2003-03-17
    • Sheng Teng Hsu , Wei Pan , Wei-Wei Zhuang
    • Sheng Teng Hsu , Wei Pan , Wei-Wei Zhuang
    • G11C11/15 , G11C11/56 , G11C13/00 , H01L27/24 , H01L21/20
    • G11C11/15 , G11C11/5685 , G11C13/0007 , G11C13/004 , G11C2213/31 , G11C2213/77 , H01L27/24
    • Resistive cross-point memory devices are provided, along with methods of manufacture and use. The memory devices are comprised by an active layer of resistive memory material interposed between upper electrodes and lower electrodes. A bit region located within the resistive memory material at the cross-point of an upper electrode and a lower electrode has a resistivity that can change through a range of values in response to application of one, or more, voltage pulses. Voltage pulses may be used to increase the resistivity of the bit region, decrease the resistivity of the bit region, or determine the resistivity of the bit region. A diode is formed between at the interface between the resistive memory material and the lower electrodes, which may be formed as doped regions. The resistive cross-point memory device is formed by doping lines within a substrate one polarity, and then doping regions of the lines the opposite polarity to form diodes. Bottom electrodes are then formed over the diodes with a layer of resistive memory material overlying the bottom electrodes. Top electrodes may then be added at an angled to form a cross-point array defined by the lines and the top electrodes.
    • 提供了电阻式交叉点存储器件，以及制造和使用方法。 存储器件由介于上电极和下电极之间的电阻存储器材料的有源层组成。 在上电极和下电极的交叉点处位于电阻性存储器材料内的位区域具有响应于施加一个或更多个电压脉冲而能够在一定范围内变化的电阻率。 可以使用电压脉冲来增加比特区域的电阻率，降低比特区域的电阻率，或者确定比特区域的电阻率。 在电阻性存储器材料和下电极之间的界面处形成二极管，其可以形成为掺杂区域。 电阻性交叉点存储器件通过在衬底内掺杂一个极性而形成，然后将相反极性的线的掺杂区域形成二极管。 然后在二极管上形成一层电阻记忆材料覆盖底部电极的底部电极。 然后可以以倾斜的角度添加顶部电极以形成由线和顶部电极限定的交叉点阵列。
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