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1. 发明申请

US20110265090A1 MULTIPLE CORE DATA PROCESSOR WITH USAGE MONITORING 审中-公开
标题翻译：多核心数据处理器使用监控
公开(公告)号：US20110265090A1
公开(公告)日：2011-10-27
申请号：US12765534
申请日：2010-04-22
申请人： WILLIAM C. MOYER , Ravindraraj Ramaraju , David R. Bearden
发明人： WILLIAM C. MOYER , Ravindraraj Ramaraju , David R. Bearden
IPC分类号： G06F9/46 , G06F17/30
CPC分类号： G06F9/5027 , G06F1/3203 , G06F11/3423 , G06F11/3433 , G06F16/217 , G06F2209/508
摘要： A data processor with a plurality of processor cores. Accumulated usage information of each of the plurality of processor cores is stored in a storage device within the data processor, wherein the accumulated usage information is indicative of accumulated usage of each processor core of the plurality of processor cores. Accumulated usage information for a core of the plurality of processor cores is updated in response to a determined use of the core.
摘要翻译：具有多个处理器核心的数据处理器。多个处理器核心中的每一个的累积使用信息被存储在数据处理器内的存储设备中，其中累积的使用信息指示多个处理器核心的每个处理器核心的累积使用。响应于所确定的核心的使用，更新多个处理器核心的累积使用信息。

2. 发明申请

US20100281304A1 DEBUG MESSAGING WITH SELECTIVE TIMESTAMP CONTROL 有权
标题翻译：调试消息与选择性时间控制
公开(公告)号：US20100281304A1
公开(公告)日：2010-11-04
申请号：US12432241
申请日：2009-04-29
申请人： WILLIAM C. MOYER , Richard G. Collins
发明人： WILLIAM C. MOYER , Richard G. Collins
IPC分类号： G06F11/263
CPC分类号： G06F11/3648
摘要： A data processing system having debug message generation uses processor circuitry to perform a plurality of processor operations. Global control circuitry is coupled to the processor circuitry. Debug circuitry is coupled to the global control circuitry for generating debug messages corresponding to predetermined processor operations. Message generation logic provides debug messages which selectively include a timestamp field providing information as to when a debug message is generated. Debug control circuitry is coupled to the global control circuitry and the message generation logic and has a timestamp control register. For each of a plurality of debug message types, the timestamp control register selectively enables or disables appending a timestamp to the debug message for that type of debug message. Enable logic is coupled to the timestamp control register for enabling or disabling the timestamp control register based on detecting a selected event in the data processing system.
摘要翻译：具有调试消息生成的数据处理系统使用处理器电路来执行多个处理器操作。全局控制电路耦合到处理器电路。调试电路耦合到全局控制电路，用于产生对应于预定处理器操作的调试消息。消息生成逻辑提供调试消息，其选择性地包括提供关于何时生成调试消息的信息的时间戳字段。调试控制电路耦合到全局控制电路和消息生成逻辑，并具有时间戳控制寄存器。对于多个调试消息类型中的每一个，时间戳控制寄存器选择性地启用或禁用向调试消息附加时间戳以用于该类型的调试消息。启用逻辑被耦合到时间戳控制寄存器，用于基于检测数据处理系统中的所选事件来启用或禁用时间戳控制寄存器。

3. 发明申请

US20140359636A1 MULTI-CORE SYSTEM PERFORMING PACKET PROCESSING WITH CONTEXT SWITCHING 有权
标题翻译：多核系统执行具有上下文切换的分组处理
公开(公告)号：US20140359636A1
公开(公告)日：2014-12-04
申请号：US13907480
申请日：2013-05-31
申请人： ZHENG XU , TOMMI M. JOKINEN , WILLIAM C. MOYER
发明人： ZHENG XU , TOMMI M. JOKINEN , WILLIAM C. MOYER
IPC分类号： G06F9/46 , G06F9/48
CPC分类号： G06F9/4856 , Y02D10/24 , Y02D10/32
摘要： A multi-core processing system includes a first processing core, a second processing core, a task manager coupled to the first and second processing cores. The task manager is operable to receive context information of a task from the first processing core and provide the context information to the second processing core. The second processing core continues executing the task using the context information.
摘要翻译：多核处理系统包括第一处理核心，第二处理核心，耦合到第一和第二处理核心的任务管理器。任务管理器可操作以从第一处理核心接收任务的上下文信息，并将上下文信息提供给第二处理核心。第二处理核心使用上下文信息继续执行任务。

4. 发明申请

US20120110270A1 DATA PROCESSING SYSTEM HAVING SELECTIVE INVALIDATION OF SNOOP REQUESTS AND METHOD THEREFOR 有权
标题翻译：具有SNOOP要求的选择性无效的数据处理系统及其方法
公开(公告)号：US20120110270A1
公开(公告)日：2012-05-03
申请号：US12915198
申请日：2010-10-29
申请人： WILLIAM C. MOYER
发明人： WILLIAM C. MOYER
IPC分类号： G06F12/08 , G06F12/00
CPC分类号： G06F12/0831
摘要： A data processing system includes a system interconnect, a processor coupled to the system interconnect, and a cache coherency manager (CCM) coupled to the system interconnect. The processor includes a cache. A method includes generating, by the CCM, one or more snoop requests to the cache of the processor; storing the one or more snoop requests to the cache of the processor into a snoop queue; setting a cache enable indicator to indicate that the cache of the processor is to be disabled; in response to setting the cache enable indicator to indicate that the cache of the processor is to be disabled, selectively invalidating the one or more snoop requests to the cache of the processor, wherein the selectively invalidating is performed based on an invalidate snoop queue indicator of the processor; and disabling the cache.
摘要翻译：数据处理系统包括系统互连，耦合到系统互连的处理器以及耦合到系统互连的高速缓存一致性管理器（CCM）。处理器包括缓存。一种方法包括通过CCM向处理器的高速缓存生成一个或多个窥探请求; 将所述一个或多个窥探请求存储到所述处理器的高速缓存到窥探队列中; 设置缓存使能指示符以指示处理器的高速缓存将被禁用; 响应于设置高速缓存使能指示符来指示处理器的高速缓存将被禁用，选择性地使一个或多个窥探请求使处理器的高速缓存无效，其中，基于无效侦听队列指示符执行选择性无效，处理器; 并禁用缓存。

5. 发明申请

US20130019081A1 SYSTEMS AND METHODS FOR MEMORY REGION DESCRIPTOR ATTRIBUTE OVERRIDE 有权
标题翻译：用于存储区描述符的系统和方法
公开(公告)号：US20130019081A1
公开(公告)日：2013-01-17
申请号：US13182734
申请日：2011-07-14
申请人： WILLIAM C. MOYER
发明人： WILLIAM C. MOYER
IPC分类号： G06F12/10
CPC分类号： G06F12/1441 , G06F12/0888 , G06F12/10
摘要： A memory protection unit (MPU) is configured to store a plurality of region descriptor entries, each region descriptor entry defining an address region of a memory, an attribute corresponding to the region, and an attribute override control corresponding to the attribute. A memory access request to a memory address is received and determined to be within a first address region defined by a first region descriptor entry and within a second address region defined by a second region descriptor entry. When the attribute override control of the first region descriptor entry indicates that override is to be performed, the value of the attribute of the first region descriptor entry is applied for the memory access. When the attribute override control of the second region descriptor entry indicates that override is to be performed, the value of the attribute of the second region descriptor entry is applied for the memory access.
摘要翻译：存储器保护单元（MPU）被配置为存储多个区域描述符条目，定义存储器的地址区域的每个区域描述符条目，对应于该区域的属性以及与该属性相对应的属性覆盖控制。对存储器地址的存储器访问请求被接收并被确定为在由第一区域描述符条目定义的第一地址区域内以及由第二区域描述符条目定义的第二地址区域内。当第一区域描述符条目的属性重写控制指示要执行覆盖时，第一区域描述符条目的属性值被应用于存储器访问。当第二区域描述符条目的属性覆盖控制指示要执行覆盖时，将应用第二区域描述符条目的属性的值用于存储器访问。

6. 发明申请

US20120066567A1 DATA PROCESSING SYSTEM HAVING END-TO-END ERROR CORRECTION AND METHOD THEREFOR 有权
标题翻译：具有端到端错误校正的数据处理系统及其方法
公开(公告)号：US20120066567A1
公开(公告)日：2012-03-15
申请号：US12880352
申请日：2010-09-13
申请人： WILLIAM C. MOYER
发明人： WILLIAM C. MOYER
IPC分类号： H03M13/05 , G06F11/10
CPC分类号： G06F11/1076 , G06F11/1048
摘要： In a data processing system having a plurality of error coding function circuitries, a method includes receiving an address which indicates a first storage location for storing a first data value; using a first portion of the address to select one of the plurality of error coding function circuitries as a selected error coding function circuitry; and using the selected error coding function circuitry to generate a first checkbit value, wherein the selected error coding function circuitry uses the first data value to generate the first checkbit value. When the first portion of the address has a first value, a first one of the plurality of error coding function circuitries is selected as the selected error coding function circuitry. When the first portion of the address has a second value, a second one of the plurality of error coding function circuitries is selected as the selected error coding function circuitry.
摘要翻译：在具有多个错误编码功能电路的数据处理系统中，一种方法包括接收指示用于存储第一数据值的第一存储位置的地址; 使用所述地址的第一部分来选择所述多个错误编码功能电路中的一个作为所选择的错误编码功能电路; 以及使用所选择的误差编码功能电路来产生第一检验位值，其中所述选择的误差编码功能电路使用所述第一数据值来产生所述第一检验位值。当地址的第一部分具有第一值时，选择多个错误编码功能电路中的第一个作为所选择的错误编码功能电路。当地址的第一部分具有第二值时，选择多个错误编码功能电路中的第二个作为所选择的错误编码功能电路。

7. 发明申请

US20150301829A1 SYSTEMS AND METHODS FOR MANAGING BRANCH TARGET BUFFERS IN A MULTI-THREADED DATA PROCESSING SYSTEM 审中-公开
标题翻译：用于在多线程数据处理系统中管理分支目标缓冲器的系统和方法
公开(公告)号：US20150301829A1
公开(公告)日：2015-10-22
申请号：US14256020
申请日：2014-04-18
申请人： JEFFREY W. SCOTT , WILLIAM C. MOYER , ALISTAIR P. ROBERTSON
发明人： JEFFREY W. SCOTT , WILLIAM C. MOYER , ALISTAIR P. ROBERTSON
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/3806 , G06F9/30058 , G06F9/3851
摘要： A data processing system includes a processor configured to execute processor instructions of a first thread and processor instructions of a second thread, a first branch target buffer (BTB) corresponding to the first thread, a second BTB corresponding to the second thread, storage circuitry configured to store a borrow enable indicator corresponding to the first thread which indicates whether borrowing is enabled for the first thread, and control circuitry configured to allocate an entry for a branch instruction executed within the first thread in the first branch target buffer but not the second branch target buffer if borrowing is not enabled by the borrow enable indicator and in the first branch target buffer or the second branch target buffer if borrowing is enabled by the borrow enable indicator and the second thread is not enabled.
摘要翻译：数据处理系统包括：处理器，被配置为执行第一线程的处理器指令和第二线程的处理器指令，对应于第一线程的第一分支目标缓冲器（BTB），对应于第二线程的第二BTB，配置的存储电路存储对应于第一线程的借用使能指示符，其指示是否为第一线程启用借用;以及控制电路，被配置为为在第一分支目标缓冲器中的第一线程内执行的分支指令分配条目，而不分配第二分支目标缓冲区，如果在借位启用指示器启用借用并且第二线程未启用时，借位启用指示符和第一分支目标缓冲区或第二分支目标缓冲区中没有启用借用。

8. 发明申请

US20150186213A1 DATA PROCESSING SYSTEM HAVING END-TO-END ERROR CORRECTION AND METHOD THEREFOR 审中-公开
标题翻译：具有端到端错误校正的数据处理系统及其方法
公开(公告)号：US20150186213A1
公开(公告)日：2015-07-02
申请号：US14657045
申请日：2015-03-13
申请人： WILLIAM C. MOYER
发明人： WILLIAM C. MOYER
IPC分类号： G06F11/10
CPC分类号： G06F11/1076 , G06F11/1048
摘要： In a data processing system having a plurality of error coding function circuitries, a method includes receiving an address which indicates a first storage location for storing a first data value; using a first portion of the address to select one of the plurality of error coding function circuitries as a selected error coding function circuitry; and using the selected error coding function circuitry to generate a first checkbit value, wherein the selected error coding function circuitry uses the first data value to generate the first checkbit value. When the first portion of the address has a first value, a first one of the plurality of error coding function circuitries is selected as the selected error coding function circuitry. When the first portion of the address has a second value, a second one of the plurality of error coding function circuitries is selected as the selected error coding function circuitry.
摘要翻译：在具有多个错误编码功能电路的数据处理系统中，一种方法包括接收指示用于存储第一数据值的第一存储位置的地址; 使用所述地址的第一部分来选择所述多个错误编码功能电路中的一个作为所选择的错误编码功能电路; 以及使用所选择的误差编码功能电路来产生第一检验位值，其中所述选择的误差编码功能电路使用所述第一数据值来产生所述第一检验位值。当地址的第一部分具有第一值时，选择多个错误编码功能电路中的第一个作为所选择的错误编码功能电路。当地址的第一部分具有第二值时，选择多个错误编码功能电路中的第二个作为所选择的错误编码功能电路。

9. 发明申请

US20150039945A1 DATA PROCESSOR DEVICE FOR HANDLING A WATCHPOINT AND METHOD THEREOF 有权
标题翻译：用于处理观察点的数据处理器装置及其方法
公开(公告)号：US20150039945A1
公开(公告)日：2015-02-05
申请号：US13955102
申请日：2013-07-31
申请人： WILLIAM C. MOYER , Jeffrey W. Scott
发明人： WILLIAM C. MOYER , Jeffrey W. Scott
IPC分类号： G06F11/34
CPC分类号： G06F11/36 , G06F11/3072 , G06F11/3082 , G06F11/3636
摘要： Upon detecting an occurrence of a watchpoint event for debugging a computer processing system, at least a portion of at least one message in a trace message buffer is flushed when a characteristic of the at least one of the messages matches a specified characteristic.
摘要翻译：当检测到用于调试计算机处理系统的观察点事件的发生时，当所述至少一个消息的特性与指定的特性匹配时，跟踪消息缓冲器中的至少一个消息的至少一部分被刷新。

10. 发明申请

US20130080748A1 MULTI-PROCESSOR DATA PROCESSING SYSTEM HAVING SYNCHRONIZED EXIT FROM DEBUG MODE AND METHOD THEREFOR 有权
标题翻译：具有从调试模式同步退出的多处理器数据处理系统及其方法
公开(公告)号：US20130080748A1
公开(公告)日：2013-03-28
申请号：US13239649
申请日：2011-09-22
申请人： WILLIAM C. MOYER , Jimmy Gumulja , Gary L. Miller
发明人： WILLIAM C. MOYER , Jimmy Gumulja , Gary L. Miller
IPC分类号： G06F9/44 , G06F9/30
CPC分类号： G06F11/3656 , G06F9/30076
摘要： A data processing system includes a plurality of data processors, debug logic, and linking logic. The debug logic is coupled to each data processor of the plurality of data processors, and is for providing an instruction for exiting debug mode to the plurality of data processors. The linking logic is coupled to the debug logic and to each of the plurality of data processors. The linking logic is for linking selected ones of the plurality of data processors with each other and to the debug logic. The debug logic provides the instruction for exiting the debug mode when the selected ones of the plurality of data processors are linked in parallel by the linking logic.
摘要翻译：数据处理系统包括多个数据处理器，调试逻辑和链接逻辑。调试逻辑耦合到多个数据处理器中的每个数据处理器，并且用于提供用于将调试模式退出到多个数据处理器的指令。链接逻辑耦合到调试逻辑和多个数据处理器中的每一个。链接逻辑用于将多个数据处理器中的选定的数据处理器彼此链接到调试逻辑。当所述多个数据处理器中的所选择的数据处理器被所述链接逻辑并行链接时，所述调试逻辑提供用于退出所述调试模式的指令。

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