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    • 1. 发明申请
      US20100036997A1 MULTIPLE DATA CHANNEL MEMORY MODULE ARCHITECTURE 有权
    • MULTIPLE DATA CHANNEL MEMORY MODULE ARCHITECTURE
    • 多个数据通道存储器模块架构
    • US20100036997A1
    • 2010-02-11
    • US12186372
    • 2008-08-05
    • Tony M. Brewer , J. Michael Andrewartha , William D. O'Leary , Michael K. Dugan
    • Tony M. Brewer , J. Michael Andrewartha , William D. O'Leary , Michael K. Dugan
    • G06F12/06
    • G06F12/0811 , G06F12/04 , G06F12/0607 , G06F2212/283 , G11C7/1072
    • The present invention is directed generally to systems and methods which provide a memory module having multiple data channels that are independently accessible (i.e., a multi-data channel memory module). According to one embodiment, the multi-data channel memory module enables a plurality of independent sub-cache-block accesses to be serviced simultaneously. In addition, the memory architecture also supports cache-block accesses. For instance, multiple ones of the data channels may be employed for servicing a cache-block access. In one embodiment a DIMM architecture that comprises multiple data channels is provided. Each data channel supports a sub-cache-block access, and multiple ones of the data channels may be used for supporting a cache-block access. The plurality of data channels to a given DIMM may be used simultaneously to support different, independent memory access operations.
    • 本发明一般涉及提供具有独立可访问的多个数据信道（即，多数据信道存储器模块）的存储器模块的系统和方法。 根据一个实施例，多数据通道存储器模块使多个独立的子高速缓存块访问同时被服务。 此外，内存架构还支持高速缓存块访问。 例如，可以使用多个数据信道来服务高速缓存块访问。 在一个实施例中，提供了包括多个数据通道的DIMM架构。 每个数据信道支持子缓存块访问，并且可以使用多个数据信道来支持高速缓存块访问。 给定DIMM的多个数据信道可以同时使用以支持不同的独立存储器访问操作。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US09015399B2 Multiple data channel memory module architecture 有权
    • Multiple data channel memory module architecture
    • 多数据通道内存模块架构
    • US09015399B2
    • 2015-04-21
    • US12186372
    • 2008-08-05
    • Tony M. Brewer , J. Michael Andrewartha , William D. O'Leary , Michael K. Dugan
    • Tony M. Brewer , J. Michael Andrewartha , William D. O'Leary , Michael K. Dugan
    • G06F12/06 , G06F12/04
    • G06F12/0811 , G06F12/04 , G06F12/0607 , G06F2212/283 , G11C7/1072
    • The present invention is directed generally to systems and methods which provide a memory module having multiple data channels that are independently accessible (i.e., a multi-data channel memory module). According to one embodiment, the multi-data channel memory module enables a plurality of independent sub-cache-block accesses to be serviced simultaneously. In addition, the memory architecture also supports cache-block accesses. For instance, multiple ones of the data channels may be employed for servicing a cache-block access. In one embodiment a DIMM architecture that comprises multiple data channels is provided. Each data channel supports a sub-cache-block access, and multiple ones of the data channels may be used for supporting a cache-block access. The plurality of data channels to a given DIMM may be used simultaneously to support different, independent memory access operations.
    • 本发明一般涉及提供具有独立可访问的多个数据信道（即，多数据信道存储器模块）的存储器模块的系统和方法。 根据一个实施例，多数据通道存储器模块使多个独立的子高速缓存块访问同时被服务。 此外，内存架构还支持高速缓存块访问。 例如，可以使用多个数据信道来服务高速缓存块访问。 在一个实施例中，提供了包括多个数据通道的DIMM架构。 每个数据信道支持子缓存块访问，并且可以使用多个数据信道来支持高速缓存块访问。 给定DIMM的多个数据信道可以同时使用以支持不同的独立存储器访问操作。
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    • 3. 发明授权
      US08443147B2 Memory interleave for heterogeneous computing 有权
    • Memory interleave for heterogeneous computing
    • 内存交错用于异构计算
    • US08443147B2
    • 2013-05-14
    • US13311378
    • 2011-12-05
    • Tony M. Brewer , Terrell Magee , J. Michael Andrewartha
    • Tony M. Brewer , Terrell Magee , J. Michael Andrewartha
    • G06F12/00 , G06F13/00
    • G06F12/0607 , G06F12/0851
    • A memory interleave system for providing memory interleave for a heterogeneous computing system is provided. The memory interleave system effectively interleaves memory that is accessed by heterogeneous compute elements in different ways, such as via cache-block accesses by certain compute elements and via non-cache-block accesses by certain other compute elements. The heterogeneous computing system may comprise one or more cache-block oriented compute elements and one or more non-cache-block oriented compute elements that share access to a common main memory. The cache-block oriented compute elements access the memory via cache-block accesses (e.g., 64 bytes, per access), while the non-cache-block oriented compute elements access memory via sub-cache-block accesses (e.g., 8 bytes, per access). A memory interleave system is provided to optimize the interleaving across the system's memory banks to minimize hot spots resulting from the cache-block oriented and non-cache-block oriented accesses of the heterogeneous computing system.
    • 提供了一种用于为异构计算系统提供存储器交错的存储器交错系统。 存储器交错系统有效地交织由异构计算元件以不同方式访问的存储器，例如经由某些计算元件的高速缓存块访问以及由某些其他计算元件的非高速缓存块访问。 异构计算系统可以包括一个或多个面向高速缓存块的计算元件和一个或多个共享对公共主存储器的访问的非高速缓存块定向的计算元件。 面向缓存块的计算元件通过高速缓存块访问（例如，每个访问64字节）访问存储器，而非缓存块面向计算元件通过子高速缓存块访问访问存储器（例如，8字节， 每次访问）。 提供存储器交错系统以优化跨系统的存储体的交织，以最小化由异构计算系统的面向缓存块和非高速缓存块的存取导致的热点。
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    • 4. 发明授权
      US08095735B2 Memory interleave for heterogeneous computing 有权
    • Memory interleave for heterogeneous computing
    • 内存交错用于异构计算
    • US08095735B2
    • 2012-01-10
    • US12186344
    • 2008-08-05
    • Tony M. Brewer , Terrell Magee , J. Michael Andrewartha
    • Tony M. Brewer , Terrell Magee , J. Michael Andrewartha
    • G06F12/00
    • G06F12/0607 , G06F12/0851
    • A memory interleave system for providing memory interleave for a heterogeneous computing system is provided. The memory interleave system effectively interleaves memory that is accessed by heterogeneous compute elements in different ways, such as via cache-block accesses by certain compute elements and via non-cache-block accesses by certain other compute elements. The heterogeneous computing system may comprise one or more cache-block oriented compute elements and one or more non-cache-block oriented compute elements that share access to a common main memory. The cache-block oriented compute elements access the memory via cache-block accesses (e.g., 64 bytes, per access), while the non-cache-block oriented compute elements access memory via sub-cache-block accesses (e.g., 8 bytes, per access). A memory interleave system is provided to optimize the interleaving across the system's memory banks to minimize hot spots resulting from the cache-block oriented and non-cache-block oriented accesses of the heterogeneous computing system.
    • 提供了一种用于为异构计算系统提供存储器交错的存储器交错系统。 存储器交错系统有效地交织由异构计算元件以不同方式访问的存储器，例如经由某些计算元件的高速缓存块访问以及由某些其他计算元件的非高速缓存块访问。 异构计算系统可以包括一个或多个面向高速缓存块的计算元件和一个或多个共享对公共主存储器的访问的非高速缓存块定向的计算元件。 面向缓存块的计算元件通过高速缓存块访问（例如，每个访问64字节）访问存储器，而非缓存块面向计算元件通过子高速缓存块访问访问存储器（例如，8字节， 每次访问）。 提供存储器交错系统以优化跨系统的存储体的交织，以最小化由异构计算系统的面向缓存块和非高速缓存块的访问导致的热点。
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    • 5. 发明申请
      US20100037024A1 MEMORY INTERLEAVE FOR HETEROGENEOUS COMPUTING 有权
    • MEMORY INTERLEAVE FOR HETEROGENEOUS COMPUTING
    • 用于异构计算的记忆交互
    • US20100037024A1
    • 2010-02-11
    • US12186344
    • 2008-08-05
    • Tony M. Brewer , Terrell Magee , J. Michael Andrewartha
    • Tony M. Brewer , Terrell Magee , J. Michael Andrewartha
    • G06F12/08
    • G06F12/0607 , G06F12/0851
    • A memory interleave system for providing memory interleave for a heterogeneous computing system is provided. The memory interleave system effectively interleaves memory that is accessed by heterogeneous compute elements in different ways, such as via cache-block accesses by certain compute elements and via non-cache-block accesses by certain other compute elements. The heterogeneous computing system may comprise one or more cache-block oriented compute elements and one or more non-cache-block oriented compute elements that share access to a common main memory. The cache-block oriented compute elements access the memory via cache-block accesses (e.g., 64 bytes, per access), while the non-cache-block oriented compute elements access memory via sub-cache-block accesses (e.g., 8 bytes, per access). A memory interleave system is provided to optimize the interleaving across the system's memory banks to minimize hot spots resulting from the cache-block oriented and non-cache-block oriented accesses of the heterogeneous computing system.
    • 提供了一种用于为异构计算系统提供存储器交错的存储器交错系统。 存储器交错系统有效地交织由异构计算元件以不同方式访问的存储器，例如经由某些计算元件的高速缓存块访问以及由某些其他计算元件的非高速缓存块访问。 异构计算系统可以包括一个或多个面向高速缓存块的计算元件和一个或多个共享对公共主存储器的访问的非高速缓存块定向的计算元件。 面向缓存块的计算元件通过高速缓存块访问（例如，每个访问64字节）访问存储器，而非缓存块面向计算元件通过子高速缓存块访问访问存储器（例如，8字节， 每次访问）。 提供存储器交错系统以优化跨系统的存储体的交织，以最小化由异构计算系统的面向缓存块和非高速缓存块的存取导致的热点。
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    • 7. 发明授权
      US5974514A Controlling SDRAM memory by using truncated burst read-modify-write memory operations 失效
    • Controlling SDRAM memory by using truncated burst read-modify-write memory operations
    • 通过使用截断的突发读 - 修改 - 写存储器操作来控制SDRAM存储器
    • US5974514A
    • 1999-10-26
    • US747320
    • 1996-11-12
    • J. Michael Andrewartha , Donald H. Friedberg
    • J. Michael Andrewartha , Donald H. Friedberg
    • G06F12/08
    • G06F12/0879
    • In a computer system having SDRAM memory banks that use a full burst read-modify-write operation as the sole mode for conducting memory operations, by selectively truncating the memory operation, it is possible to simulate either a burst read operation or a burst write operation. In a truncated read operation, a full read portion of the memory operation is performed. The tag is read with the first data line and is updated while the remaining lines of the burst are read. The tag is written using the write portion, but then the burst operation is aborted or truncated by issuing a precharge command to abort the write after the first line of the write is completed. This saves three clock periods out of a cycle of seventeen clock periods. A truncated write operation is similar to the read operation. A full burst read is started to retrieve the tag, which is stored to the first line, but the burst is truncated after the first line has been read. A full burst write operation is started immediately after the tag read, with the last lines of the data being written first. The tag data in the first line is being updated while the last three lines are being written. Then the cycle wraps around to write the first data line, including the tag, on the last cycle of the burst write.
    • 在具有使用全脉冲读 - 修改 - 写操作作为进行存储器操作的唯一模式的SDRAM存储体的计算机系统中，通过选择性地截断存储器操作，可以模拟脉冲串读操作或突发写操作 。 在截断读取操作中，执行存储器操作的完整读取部分。 标签用第一条数据线读取，并在读取脉冲串的剩余行时进行更新。 使用写入部分写入标签，但是在写入的第一行完成之后，通过发出预充电命令来中止写入，突发脉冲串操作被中止或截断。 这可以节省17个时钟周期的三个时钟周期。 截断的写入操作与读取操作类似。 开始完整的脉冲串读取以检索存储到第一行的标记，但是在读取第一行之后突发被截断。 在标签读取之后立即开始完整的脉冲串写操作，数据的最后一行首先被写入。 第一行中的标签数据正在更新，而最后三行正在写入。 然后，在突发写入的最后一个周期，周期将包围标签写入第一条数据线。
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    • 9. 发明授权
      US07694091B2 Non-volatile storage for backing up volatile storage 有权
    • Non-volatile storage for backing up volatile storage
    • 用于备份易失性存储的非易失性存储
    • US07694091B2
    • 2010-04-06
    • US11585007
    • 2006-10-23
    • J. Michael Andrewartha , James Hess , David Maciorowski , Edward A. Cross
    • J. Michael Andrewartha , James Hess , David Maciorowski , Edward A. Cross
    • G06F11/08 , G06F12/16
    • G06F12/0804 , G06F12/0246 , G06F12/08
    • One embodiment of a non-volatile memory system comprises block-accessible non-volatile memory, random access memory arranged to be linearly addressable by a processor as part of the processor's memory address space, to be read from and written to by the processor, and logic interposed between the block-accessible non-volatile memory and the random access memory and arranged to write parts of the content of the random access memory in blocks to blocks of the non-volatile, block-accessible memory. The logic is arranged to monitor processor writes to the random access memory, and to write blocks of the random access memory that differ from a most recent copy in the non-volatile, block-accessible memory to the non-volatile, block-accessible memory.
    • 非易失性存储器系统的一个实施例包括块可访问的非易失性存储器，被处理器作为处理器的存储器地址空间的一部分被布置为可被线性地寻址的随机存取存储器，以便由处理器读取和写入;以及 插入在块可访问非易失性存储器和随机存取存储器之间的逻辑，并且被布置为将块中的随机存取存储器的内容的部分写入到非易失性块可访问存储器的块中。 逻辑被布置为监视对随机存取存储器的处理器写入，并且将非易失性块可访问存储器中的最新副本不同的随机存取存储器块写入非易失性块可访问存储器 。
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