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    • 1. 发明授权
      US5111074A Multi-input compound function complementary noise-immune logic 失效
    • Multi-input compound function complementary noise-immune logic
    • 多输入复合功能补充无噪声逻辑
    • US5111074A
    • 1992-05-05
    • US559162
    • 1990-07-26
    • Roger J. Gravrok , Raymond M. Warner, Jr.
    • Roger J. Gravrok , Raymond M. Warner, Jr.
    • H03K19/003 , H03K19/086
    • H03K19/086 , H03K19/00353
    • A digital logic circuit having multiple inputs and a product-of-sums output uses multi input OR circuits with interacting constant-current and constant-voltage elements to improve voltage transfer characteristics. A second-level arbitration circuit connects to the OR circuits and provides mutually exclusive pull-up and pull-down control signals as a logical function of the states of the OR circuits. An output stage connects to the arbitration circuit. The output stage comprises pull-up and pull-down drivers responsive to the output of the second-level arbitration circuit. The digital logic circuit operates at high speed because its transistors are prevented from entering saturation. The logic circuit is easily expandable and provides a simple and direct method of implementing logic circuits which provide product-of-sums outputs.
    • 具有多个输入和总和输出的数字逻辑电路使用具有相互作用的恒定电流和恒定电压元件的多输入OR电路来改善电压传递特性。 二级仲裁电路连接到OR电路，并提供互斥上拉和下拉控制信号作为OR电路状态的逻辑功能。 输出级连接到仲裁电路。 输出级包括响应于二级仲裁电路的输出的上拉和下拉驱动器。 数字逻辑电路以高速运行，因为其晶体管被阻止进入饱和。 逻辑电路易于扩展，并提供了实现提供产品总和输出的逻辑电路的简单而直接的方法。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US07954000B2 Power supply current spike reduction techniques for an integrated circuit 失效
    • Power supply current spike reduction techniques for an integrated circuit
    • 用于集成电路的电源电流尖峰抑制技术
    • US07954000B2
    • 2011-05-31
    • US12013928
    • 2008-01-14
    • David H. Allen , Roger J. Gravrok , Kenneth A. Van Goor
    • David H. Allen , Roger J. Gravrok , Kenneth A. Van Goor
    • G06F1/08
    • G06F1/10
    • An integrated circuit includes a first clock island, a second clock island, a clock generator, and a first programmable delay element. The first clock island is configured to receive a first clock signal. The second clock island is configured to receive a second clock signal. The clock generator is configured to provide a generated clock signal and the first and second clock signals are based on the generated clock signal. The first programmable delay element is coupled between the clock generator and the first clock island. The first programmable delay element is configured to receive the generated clock signal and provide the first clock signal. The integrated circuit is configured to account for a clock skew between the first and second clock signals when information is transferred between the first and second clock islands. In this manner, a predetermined amount of the clock skew may be introduced between the first and second clock signals to smear out, over time, instantaneous power supply current demands of respective logic within the first and second clock islands.
    • 集成电路包括第一时钟岛，第二时钟岛，时钟发生器和第一可编程延迟元件。 第一时钟岛被配置为接收第一时钟信号。 第二时钟岛被配置为接收第二时钟信号。 时钟发生器被配置为提供生成的时钟信号，并且第一和第二时钟信号基于所生成的时钟信号。 第一可编程延迟元件耦合在时钟发生器和第一时钟岛之间。 第一可编程延迟元件被配置为接收生成的时钟信号并提供第一时钟信号。 当信息在第一和第二时钟岛之间传送时，集成电路被配置为考虑第一和第二时钟信号之间的时钟偏移。 以这种方式，可以在第一和第二时钟信号之间引入预定量的时钟偏差，以随着时间推移在第一和第二时钟岛内的相应逻辑的瞬时电源电流需求。
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    • 5. 发明申请
      US20090183019A1 Power Supply Current Spike Reduction Techniques for an Integrated Circuit 失效
    • Power Supply Current Spike Reduction Techniques for an Integrated Circuit
    • 用于集成电路的电源电流尖峰抑制技术
    • US20090183019A1
    • 2009-07-16
    • US12013928
    • 2008-01-14
    • David H. Allen , Roger J. Gravrok , Kenneth A. Van Goor
    • David H. Allen , Roger J. Gravrok , Kenneth A. Van Goor
    • G06F1/08
    • G06F1/10
    • An integrated circuit includes a first clock island, a second clock island, a clock generator, and a first programmable delay element. The first clock island is configured to receive a first clock signal. The second clock island is configured to receive a second clock signal. The clock generator is configured to provide a generated clock signal and the first and second clock signals are based on the generated clock signal. The first programmable delay element is coupled between the clock generator and the first clock island. The first programmable delay element is configured to receive the generated clock signal and provide the first clock signal. The integrated circuit is configured to account for a clock skew between the first and second clock signals when information is transferred between the first and second clock islands. In this manner, a predetermined amount of the clock skew may be introduced between the first and second clock signals to smear out, over time, instantaneous power supply current demands of respective logic within the first and second clock islands.
    • 集成电路包括第一时钟岛，第二时钟岛，时钟发生器和第一可编程延迟元件。 第一时钟岛被配置为接收第一时钟信号。 第二时钟岛被配置为接收第二时钟信号。 时钟发生器被配置为提供生成的时钟信号，并且第一和第二时钟信号基于所生成的时钟信号。 第一可编程延迟元件耦合在时钟发生器和第一时钟岛之间。 第一可编程延迟元件被配置为接收生成的时钟信号并提供第一时钟信号。 当信息在第一和第二时钟岛之间传送时，集成电路被配置为考虑第一和第二时钟信号之间的时钟偏移。 以这种方式，可以在第一和第二时钟信号之间引入预定量的时钟偏差，以随着时间推移在第一和第二时钟岛内的相应逻辑的瞬时电源电流需求。
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    • 7. 发明申请
      US20140043042A1 Snoop Detection on Calibrated Bus 有权
    • Snoop Detection on Calibrated Bus
    • 校准总线上的侦测侦测
    • US20140043042A1
    • 2014-02-13
    • US13568557
    • 2012-08-07
    • Ronald L. Billau , Roger J. Gravrok , Brian G. Holthaus , Darryl Solie
    • Ronald L. Billau , Roger J. Gravrok , Brian G. Holthaus , Darryl Solie
    • G01R29/00
    • G06F21/606
    • An electronic system having a high speed signaling bus requiring training (calibration) of a calibrated item in a driver circuitry or a receiver circuitry for reliable operation. At manufacturing or in a secure location, secure calibration coefficients are determined for the electronic system and are stored in a non-volatile storage. During operation, the high speed signaling bus may be re-calibrated, resulting in a new currently active calibration coefficient for the calibrated item. A coefficient watchdog checks a new coefficient value selected by the re-calibration at present environmental conditions such as voltage and temperature against the secure calibration coefficients. If the new calibration coefficient value is the same as a calibration coefficient value in an acceptably close secure calibration coefficient, the new calibration coefficient is accepted; if not, a potentially probed warning is created by the coefficient watchdog.
    • 一种具有高速信号总线的电子系统，其需要在驱动器电路或用于可靠操作的接收机电路中校准的项目进行训练（校准）。 在制造或安全的位置，为电子系统确定安全的校准系数，并存储在非易失性存储器中。 在操作期间，高速信号总线可以被重新校准，导致校准项目的新的当前活动的校准系数。 系数看门狗会​​根据当前的环境条件（如电压和温度），根据安全校准系数检查通过重新校准选择的新系数值。 如果新的校准系数值与可靠的安全校准系数中的校准系数值相同，则接受新的校准系数; 如果没有，系统看门狗会创建潜在的探测警告。
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    • 9. 发明授权
      US08922224B2 Snoop detection on calibrated bus 有权
    • Snoop detection on calibrated bus
    • 校准总线上的监听检测
    • US08922224B2
    • 2014-12-30
    • US13568557
    • 2012-08-07
    • Ronald L. Billau , Roger J. Gravrok , Brian G. Holthaus , Darryl Solie
    • Ronald L. Billau , Roger J. Gravrok , Brian G. Holthaus , Darryl Solie
    • G01R35/00
    • G06F21/606
    • An electronic system having a high speed signaling bus requiring training (calibration) of a calibrated item in a driver circuitry or a receiver circuitry for reliable operation. At manufacturing or in a secure location, secure calibration coefficients are determined for the electronic system and are stored in a non-volatile storage. During operation, the high speed signaling bus may be re-calibrated, resulting in a new currently active calibration coefficient for the calibrated item. A coefficient watchdog checks a new coefficient value selected by the re-calibration at present environmental conditions such as voltage and temperature against the secure calibration coefficients. If the new calibration coefficient value is the same as a calibration coefficient value in an acceptably close secure calibration coefficient, the new calibration coefficient is accepted; if not, a potentially probed warning is created by the coefficient watchdog.
    • 一种具有高速信号总线的电子系统，其需要在驱动器电路或用于可靠操作的接收机电路中校准的项目进行训练（校准）。 在制造或安全的位置，为电子系统确定安全的校准系数，并存储在非易失性存储器中。 在操作期间，高速信号总线可以被重新校准，导致校准项目的新的当前活动的校准系数。 系数看门狗会​​根据当前的环境条件（如电压和温度），根据安全校准系数检查通过重新校准选择的新系数值。 如果新的校准系数值与可靠的安全校准系数中的校准系数值相同，则接受新的校准系数; 如果没有，系统看门狗会创建潜在的探测警告。
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