会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 1. 发明授权
      US5296801A Bias voltage generating circuit 失效
    • Bias voltage generating circuit
    • 偏置电压发生电路
    • US5296801A
    • 1994-03-22
    • US921098
    • 1992-07-29
    • Nobuaki Ohtsuka , Sumio Tanaka , Masao Kuriyama
    • Nobuaki Ohtsuka , Sumio Tanaka , Masao Kuriyama
    • G11C16/30 , G05F3/16
    • G11C16/30
    • A bias voltage generating circuit supplies a bias voltage to a memory's bit lines. One end of a first transistor is connected to a first power supply. The first transistor conducts in response to a control signal. A second transistor is connected to another end of the first transistor. Another end of the second transistor and a gate of the second transistor are connected to an output node. One end of a third transistor and a gate connected to the output node. One end of a fourth transistor and a gate are connected to a second end of the third transistor. A second end of the fourth transistor is connected to a second power supply. One end of a fifth transistor is connected to the first power supply. The fifth transistor also conducts in response to the control signal. A sixth transistor is connected to a second end of the fifth transistor. A second end of the sixth transistor is connected to the output node and the gate of the sixth transistor is connected to a potential source. A seventh transistor is connected to the output node. A second end of the seventh transistor is connected to a ground potential. The seventh transistor also conducts in response to the control signal. The output node outputs a bias voltage to the bit lines when the control signal is activated, and is grounded through the seventh transistor when the control signal is non-activated.
    • 偏置电压产生电路将偏置电压提供给存储器的位线。 第一晶体管的一端连接到第一电源。 第一晶体管响应于控制信号而导通。 第二晶体管连接到第一晶体管的另一端。 第二晶体管的另一端和第二晶体管的栅极连接到输出节点。 第三晶体管的一端和连接到输出节点的栅极。 第四晶体管和栅极的一端连接到第三晶体管的第二端。 第四晶体管的第二端连接到第二电源。 第五晶体管的一端连接到第一电源。 第五晶体管也响应于控制信号而导通。 第六晶体管连接到第五晶体管的第二端。 第六晶体管的第二端连接到输出节点，第六晶体管的栅极连接到电位源。 第七晶体管连接到输出节点。 第七晶体管的第二端连接到地电位。 第七晶体管也响应于控制信号而导通。 当控制信号被激活时，输出节点向位线输出偏置电压，并且当控制信号不被激活时，输出节点通过第七晶体管接地。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US5559737A Nonvolatile semiconductor memory capable of simultaneously equalizing bit lines and sense lines 失效
    • Nonvolatile semiconductor memory capable of simultaneously equalizing bit lines and sense lines
    • 非易失性半导体存储器能够同时均衡位线和感测线
    • US5559737A
    • 1996-09-24
    • US338827
    • 1994-11-10
    • Sumio Tanaka , Shigeru Atsumi , Masao Kuriyama
    • Sumio Tanaka , Shigeru Atsumi , Masao Kuriyama
    • G11C17/00 , G11C7/12 , G11C16/06 , G11C16/28
    • G11C7/12 , G11C16/28
    • In a nonvolatile semiconductor memory having a two-stage sense read circuit using a level shift circuit and a single-end sense amplifier, relationships of sizes of a main memory cell bit line charge transistor, a main memory cell bit line transfer gate transistor, a main memory cell bit line load transistor, a dummy cell bit line charge transistor, a dummy cell bit line transfer gate transistor, and a dummy cell bit line load transistor are set to simultaneously satisfy conditions for equalizing a bit line and a dummy cell bit line and conditions for equalizing a sense line and a dummy cell sense line. Therefore, the potentials of the bit line and the dummy cell bit line and the potentials of the sense line and the dummy cell sense line can be simultaneously equalized, and a high-speed read operation can be achieved.
    • 在具有使用电平移位电路和单端读出放大器的两级读出电路的非易失性半导体存储器中，主存储单元位线电荷晶体管，主存储单元位线传输栅极晶体管， 主存储单元位线负载晶体管，虚设单元位线充电晶体管，虚设单元位线传输门晶体管和虚设单元位线负载晶体管被设置为同时满足用于对位线和虚设单元位线进行均衡的条件 以及用于均衡感测线和虚拟细胞感测线的条件。 因此，可以同时均衡位线和虚设单元位线的电位和感测线和虚设单元感测线的电位，并且可以实现高速读取操作。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US06842377B2 Nonvolatile semiconductor memory device with first and second read modes 失效
    • Nonvolatile semiconductor memory device with first and second read modes
    • 具有第一和第二读取模式的非易失性半导体存储器件
    • US06842377B2
    • 2005-01-11
    • US10412646
    • 2003-04-11
    • Yoshinori Takano , Yasuhiko Honda , Toru Tanzawa , Masao Kuriyama
    • Yoshinori Takano , Yasuhiko Honda , Toru Tanzawa , Masao Kuriyama
    • G11C16/02 , G11C7/10 , G11C7/22 , G11C16/06 , G11C16/26 , G11C16/28
    • G11C7/22 , G11C7/1021 , G11C16/26 , G11C16/28 , G11C2207/2281
    • A nonvolatile semiconductor memory device with a plurality of read modes switchably built therein is provided. This nonvolatile semiconductor memory device is the one that has a memory cell array in which electrically rewritable nonvolatile memory cells are laid out and a read circuit which performs data readout of the memory cell array. The nonvolatile semiconductor memory device has a first read mode and a second read mode. The first read mode is for reading data by means of parallel data transfer of the same bit number when sending data from the memory cell array through the read circuit up to more than one external terminal. The second read mode is for performing parallel data transfer of a greater bit number than that of the first read mode when sending data from the memory cell array to the read circuit while performing data transfer of a smaller bit number than the bit number when sending data from the read circuit up to the external terminal.
    • 提供了一种具有可切换地构建的多个读取模式的非易失性半导体存储器件。 这种非易失性半导体存储器件是具有其中布置有电可重写非易失性存储单元的存储单元阵列，以及执行存储单元阵列的数据读出的读电路。 非易失性半导体存储器件具有第一读取模式和第二读取模式。 第一读取模式是通过从存储单元阵列通过读取电路向多于一个的外部端子发送数据时，通过相同位数的并行数据传输来读取数据。 第二读取模式用于在将数据从存储器单元阵列发送到读取电路时执行比第一读取模式更大位数的并行数据传输，同时在发送数据时执行比位数更小位数的数据传输 从读取电路到外部端子。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US06532181B2 Semiconductor memory device having redundant circuitry for replacing defective memory cell 有权
    • Semiconductor memory device having redundant circuitry for replacing defective memory cell
    • 具有用于替换有缺陷的存储单元的冗余电路的半导体存储器件
    • US06532181B2
    • 2003-03-11
    • US09963404
    • 2001-09-27
    • Hidetoshi Saito , Masao Kuriyama , Yasuhiko Honda , Hideo Kato
    • Hidetoshi Saito , Masao Kuriyama , Yasuhiko Honda , Hideo Kato
    • G11C700
    • G11C29/78 , G11C8/06 , G11C16/26 , G11C2216/22
    • A nonvolatile semiconductor memory includes a memory cell array and a redundant cell array, and while a data write operation or a data erase operation is carried out in one of banks in the memory cell array, a data read operation can be carried out in the other banks. The redundant cell array has one or more spare blocks and is provided independently of the banks to relieve a defective memory cell of the memory cell array by substituting the spare block for a defective memory block in any of the blocks. The memory block is active when an access block address to be accessed in the memory cell array in the data write or erase operation or the data read operation does not coincide with the defective block address in the defective address storing circuit, whereas the spare block is active when the access block address coincides with the defective block address in the defective address storing circuit.
    • 非易失性半导体存储器包括存储单元阵列和冗余单元阵列，并且在存储单元阵列中的一个存储体中进行数据写入操作或数据擦除操作时，可以在另一个存储单元阵列中执行数据读取操作 银行。 冗余单元阵列具有一个或多个备用块，并且独立于存储体提供，以通过将备用块替换为任何块中的有缺陷的存储块来解除存储单元阵列的有缺陷的存储单元。 当在数据写入或擦除操作或数据读取操作中要存储在存储单元阵列中的访问块地址与缺陷地址存储电路中的有缺陷块地址不一致时，存储块有效，而备用块是 当访问块地址与缺陷地址存储电路中的有缺陷的块地址一致时有效。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号