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    • 1. 发明授权
      US06775339B1 Circuit design for high-speed digital communication 有权
    • Circuit design for high-speed digital communication
    • 电路设计用于高速数字通信
    • US06775339B1
    • 2004-08-10
    • US09384906
    • 1999-08-27
    • Paul T. Wildes , Mark S. Birrittella
    • Paul T. Wildes , Mark S. Birrittella
    • H04L700
    • G06F13/4243
    • The present invention provides a system for efficient, high speed, high bandwidth, digital communication where transmit distances are greater than a single clock period. The digital system operates based on a system clock. Within the digital system a transmit module transmits data along with a capture clock signal to a receive module where the transmission time between the modules is greater than one period of the system clock. The capture clock operates in a known relationship to the system clock at a frequency at least twice as slow as the system clock. The digital system also has a synchronizing clock that operates at the same frequency as the forwarded clock. When the data arrives at the receive module it is captured by a pair of memory devices operating on different phases of the capture clock. The memory devices feed the data to a multiplexor that selects, as a function of the synchronizing clock, between the outputs of the two memory devices. At this point the data has been synchronized with the system clock and can be captured using the system clock for processing in the receive module.
    • 本发明提供了一种用于有效，高速，高带宽的数字通信的系统，其中发射距离大于单个时钟周期。 数字系统基于系统时钟进行操作。 在数字系统中，发射模块将数据连同捕获时钟信号一起发送到接收模块，其中模块之间的传输时间大于系统时钟的一个周期。 捕获时钟以系统时钟的至少两倍的频率与系统时钟以已知的关系运行。 数字系统还具有与转发时钟频率相同的同步时钟。 当数据到达接收模块时，它由在捕获时钟的不同相位上操作的一对存储器件捕获。 存储器装置将数据馈送到多路器，多路复用器根据同步时钟在两个存储器件的输出之间进行选择。 此时，数据已与系统时钟同步，并可使用系统时钟进行捕获，以便在接收模块中进行处理。
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    • 4. 发明授权
      US07587305B2 Transistor level verilog 有权
    • Transistor level verilog
    • 晶体管级Verilog
    • US07587305B2
    • 2009-09-08
    • US10180265
    • 2002-06-26
    • Robert J. Lutz , Mark S. Birrittella , Eric C. Fromm , Harro Zimmermann
    • Robert J. Lutz , Mark S. Birrittella , Eric C. Fromm , Harro Zimmermann
    • G06F17/50
    • G06F17/5022 , G06F17/5036
    • A method includes specifying a first set of interconnected devices associated with a first leaf cell in Verilog syntax, and specifying a second set of interconnected devices associated with a second leaf cell in Verilog syntax. A connection between the first leaf cell and the second leaf cell is also specified in Verilog syntax. This specifies a circuit. The functionality of the logic can be tested by running a logic simulation on the circuit without converting to Verilog syntax. The Verilog syntax, associated with the circuit, can be converted directly from Verilog syntax to a SPICE netlist. The SPICE netlist can be used to simulate the timing and other parameters of the circuit. The Verilog syntax can be used to verify the circuit. Also included are a computer readable medium including an instruction set for the above method, and a data structure necessary to carry out the above method.
    • 一种方法包括在Verilog语法中指定与第一叶单元相关联的第一组互连设备，以及在Verilog语法中指定与第二叶单元相关联的第二组互连设备。 在Verilog语法中也指定了第一个叶单元和第二个叶单元之间的连接。 这指定一个电路。 可以通过在电路上运行逻辑仿真而不转换为Verilog语法来测试逻辑的功能。 与电路相关的Verilog语法可以直接从Verilog语法转换为SPICE网表。 SPICE网表可用于模拟电路的时序和其他参数。 Verilog语法可用于验证电路。 还包括包括用于上述方法的指令集的计算机可读介质，以及执行上述方法所需的数据结构。
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    • 5. 发明授权
      US4649411A Gallium arsenide bipolar ECL circuit structure 失效
    • Gallium arsenide bipolar ECL circuit structure
    • 砷化镓双极ECL电路结构
    • US4649411A
    • 1987-03-10
    • US682729
    • 1984-12-17
    • Mark S. Birrittella
    • Mark S. Birrittella
    • H01L27/06 , H01L29/732 , H01L29/72
    • H01L29/732 , H01L27/0605
    • A gallium arsenide integrated circuit structure is disclosed wherein each transistor has only two of three terminals exposed at the semiconductor surface, thereby decreasing both the area of the structure and parasitic wiring capacitance. A dielectric buried layer overlies a portion of the substrate and isolates a first region from the remaining chip. This first region serves as common terminals of two or more transistors. Aluminum gallium arsenide is formed both above and below the base region for increasing the efficiency of the junction by eliminating the need for a heavily doped emitters, thereby allowing for symmetry of emitter and collector regions both on the semiconductor surface and below.
    • 公开了一种砷化镓集成电路结构，其中每个晶体管仅在半导体表面处露出三个端子中的两个，从而减小结构的面积和寄生布线电容。 电介质掩埋层覆盖衬底的一部分，并将第一区与剩余芯片隔离。 该第一区域用作两个或更多个晶体管的公共端子。 在基极区域上方和下方形成砷化铝镓，以通过消除对重掺杂发射体的需要来提高结的效率，从而允许在半导体表面和下面的发射极和集电极区域的对称性。
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    • 10. 发明授权
      US4570238A Selectable write current source for bipolar rams 失效
    • Selectable write current source for bipolar rams
    • 双极型可选择的写电流源
    • US4570238A
    • 1986-02-11
    • US748368
    • 1985-06-24
    • Mark S. Birrittella
    • Mark S. Birrittella
    • G11C11/34 , G11C11/416 , G11C13/00
    • G11C11/416
    • A memory circuit is disclosed having a plurality of memory cells coupled between a plurality of word lines and a plurality of bit lines such that each cell is uniquely coupled between a pair of word lines and a pair of bit lines. A sensing circuit is coupled to each pair of bit lines for determining the state of a selected cell. A column decode circuit is coupled to each pair of bit lines for selecting that pair of bit lines. A read current source is coupled between the bit lines and a voltage source for sinking a read current through the bit lines. A logic selectable write current source is coupled between the bit lines and the voltage source for sinking a write current when writing the memory cells for charging and discharging diffusion capacitance within the selected memory cell. Current flows through the logic selectable write current source only during the write mode.
    • 公开了一种存储器电路，其具有耦合在多个字线和多个位线之间的多个存储器单元，使得每个单元唯一地耦合在一对字线和一对位线之间。 感测电路耦合到每对位线以确定所选择的单元的状态。 列解码电路耦合到每对位线，以选择该对位线。 读取电流源耦合在位线和用于吸收通过位线的读取电流的电压源之间。 逻辑可选择写入电流源耦合在位线和电压源之间，用于在写入用于对所选存储单元内的扩散电容进行充电和放电的存储单元时，用于吸收写入电流。 只有在写入模式下，电流才流过逻辑可选写入电流源。
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