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1. 发明专利

JP2010044770A Queued lock using monitor-memory wait 审中-公开
标题翻译：使用监视器等待的QUEUED锁定
公开(公告)号：JP2010044770A
公开(公告)日：2010-02-25
申请号：JP2009211907
申请日：2009-09-14
申请人： Intel Corp , インテルコーポレイション
发明人： HAMMARLUND PER , CROSSLAND JAMES , AGGARWAL ANIL , KAUSHIK SHIVNANDAN
IPC分类号： G06F9/50 , G06F9/38 , G06F9/46 , G06F9/52 , G06F12/00 , G06F12/08 , G06F12/14
CPC分类号： G06F9/526 , G06F1/3203 , G06F9/3004 , G06F9/30083 , G06F9/30087 , G06F9/3851
摘要： PROBLEM TO BE SOLVED: To monitor locks for one or more processors waiting for locks. SOLUTION: A node associated with a contended lock is monitored. A processor core waiting for the contended lock is specified, and then, put to a sleep state until an event occurs. Processing resources concerning the processor core in the sleep state are relinquished. The relinquished processing resources are re-assigned to a processor core in a non-sleep state in order to use during the sleep state of the sleeping processor core. When the event occurs, the processor core is exited from the sleep state, and the control of the relinquished processing resources is restarted from the processor core in the non-sleep state. Then, the monitoring of the node is stopped. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：监视一个或多个等待锁的处理器的锁。
解决方案：监控与竞争锁相关联的节点。指定等待有争议的锁的处理器核心，然后进入睡眠状态，直到发生事件。处理处于休眠状态的处理器核心的资源被放弃。放弃的处理资源被重新分配给处于非睡眠状态的处理器核心，以便在休眠处理器核心的睡眠状态期间使用。当事件发生时，处理器核心从休眠状态退出，并且在非睡眠状态下从处理器核心重新启动放弃处理资源的控制。然后，停止对节点的监视。版权所有（C）2010，JPO＆INPIT

2. 发明专利

JP2009110509A System and method for selecting optimal processor performance level by using processor hardware feedback mechanism 有权
标题翻译：使用处理器硬件反馈机制选择最佳处理器性能水平的系统和方法
公开(公告)号：JP2009110509A
公开(公告)日：2009-05-21
申请号：JP2008248759
申请日：2008-09-26
申请人： Intel Corp , インテルコーポレイション
发明人： FENGER RUSSELL J , AGGARWAL ANIL , KAUSHIK SHIV
IPC分类号： G06F1/04 , G06F1/32 , G06F11/34
CPC分类号： G06F1/3203 , G06F1/3243 , Y02D10/126 , Y02D10/152
摘要： PROBLEM TO BE SOLVED: To provide a system and method relating to adaptive power management using hardware feedback to select optimal processor frequencies and reduce power. SOLUTION: The adaptive power management using hardware feedback to select optimal processor frequencies and reduce power consumption is provided, and is intended to optimize a processor frequency and power consumption usage based on the hardware feedback and processor stall state behavior. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供与使用硬件反馈的自适应功率管理相关的系统和方法，以选择最佳处理器频率并降低功率。解决方案：提供使用硬件反馈来选择最佳处理器频率并降低功耗的自适应功率管理，并且旨在基于硬件反馈和处理器失速状态行为来优化处理器频率和功耗使用。版权所有（C）2009，JPO＆INPIT

3. 发明专利

JP2011103132A Mechanism to emulate user-level multithreading on os-sequestered sequencer 审中-公开
标题翻译：在OS-SEQUESEDED序列上的用户级别多媒体化机制
公开(公告)号：JP2011103132A
公开(公告)日：2011-05-26
申请号：JP2011001163
申请日：2011-01-06
申请人： Intel Corp , インテルコーポレイション
发明人： CHINYA GAUTHAM , WANG HONG , ZOU XIANG , KAUSHIK CHIV , BIGBEE BRYANT , SHEN JOHN , DIEP TRUNG , AGGARWAL ANIL , PATEL BAIJU V , HELD JAMES PAUL , SETHI PRASHANT , HANKINS RICHARD A , REID JOHN L
IPC分类号： G06F9/46
CPC分类号： G06F9/45533 , G06F9/4881
摘要： PROBLEM TO BE SOLVED: To provide a method for scheduling threads without restricting the scheduling to the small number of threads and without exerting a negative influence on performance for a system that supports concurrent execution of a plurality of software threads such as SMT, SMP and/or CMP systems. SOLUTION: Shreds 130 to 136 are generated and managed by a user-level program and scheduled so as to run on a sequencer sequestered from an operating system 140. An abstraction layer provides respective functions of sequestration logic, proxy execution logic, transition detection and shred suspension logic, and sequencer arithmetic logic. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于调度线程的方法，而不限制对少量线程的调度，并且对支持多个软件线程（例如SMT）的并发执行的系统的性能不产生负面影响， SMP和/或CMP系统。解决方案：碎片130至136由用户级程序生成和管理，并被调度以便在从操作系统140隔离的定序器上运行。抽象层提供封存逻辑，代理执行逻辑，转换的相应功能检测和碎片悬挂逻辑，以及定序器算术逻辑。版权所有（C）2011，JPO＆INPIT

4. 发明专利

JP2010113734A Inter-processor interrupt 有权
标题翻译： INTER-PROCESSOR INTERRUPT
公开(公告)号：JP2010113734A
公开(公告)日：2010-05-20
申请号：JP2010002051
申请日：2010-01-07
申请人： Intel Corp , インテル・コーポレーション
发明人： HAMMARLUND PER , CROSSLAND JAMES , KAUSHIK SHIVNANDAN , AGGARWAL ANIL
IPC分类号： G06F9/48 , G06F9/46 , G06F15/167
CPC分类号： G06F9/4812 , G06F9/544
摘要： PROBLEM TO BE SOLVED: To improve system performance by reducing an operation cost of inter-processor interruption. SOLUTION: The sequence of the inter-processor interruption of a sender side processor side includes the followings. The memory writing of an inter-processor interruption requests to a linear address X is carried out (305). A sender side processor determines whether a value is changed or not by polling a specific memory location, and waits a positive response for receiving the inter-processor interruption from the receiver side processor (310). If the memory location has changed its value, a normal operation is resumed (315). COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：通过降低处理器间中断的运营成本来提高系统性能。解决方案：发送器侧处理器侧的处理器间中断的顺序包括以下内容。执行对线性地址X的处理器间中断请求的存储器写入（305）。发送器侧处理器通过轮询特定存储器位置来确定值是否改变，并且等待从接收器侧处理器（310）接收处理器间中断的肯定响应。如果存储器位置已经改变其值，则恢复正常操作（315）。版权所有（C）2010，JPO＆INPIT

5. 发明专利

JP2011023032A Mechanism for instruction set based on thread execution on plurality of instruction sequencers 有权
标题翻译：基于指令序列的多项式执行指令集的机制
公开(公告)号：JP2011023032A
公开(公告)日：2011-02-03
申请号：JP2010204922
申请日：2010-09-13
申请人： Intel Corp , インテル・コーポレーション
发明人： WANG HONG , SHEN JOHN , GROCHOWSKI ED , HELD JAMES PAUL , BIGBEE BRYANT , KAUSHIK SHIVNANDAN D , CHINYA GAUTHAM , ZOU XIANG , HAMMARLUND PER , TIAN XINMIN , AGGARWAL ANIL , RODGERS SCOTT DION , PATEL BAIJU V , RICHARD HANKINS
IPC分类号： G06F9/46 , G06F9/38
CPC分类号： G06F9/3851 , G06F9/4843
摘要： PROBLEM TO BE SOLVED: To provide a mechanism for scheduling user-level threads so that the user-level threads can be executed on a processor that is not directly managed by an OS.
SOLUTION: User-level threads on a first instruction sequencer are managed in response to executing user-level instructions on a second instruction sequencer that is under control of an application level program. A first user-level thread is run on the second instruction sequencer and contains one or more user level instructions. A first user level instruction has at least (1) a field that makes reference to one or more instruction sequencers or (2) implicitly references with a pointer to a code that specifically addresses one or more instruction sequencers when the code is executed.
COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于调度用户级线程的机制，使得可以在不由OS直接管理的处理器上执行用户级线程。解决方案：响应于在应用级程序的控制下的第二指令定序器上执行用户级指令来管理第一指令定序器上的用户级线程。在第二指令定序器上运行第一用户级线程并且包含一个或多个用户级指令。第一用户级指令至少具有（1）引用一个或多个指令定序器的字段，或（2）隐含地引用指向代码执行时特定地址一个或多个指令定序器的代码的指针。版权所有（C）2011，JPO＆INPIT

6. 发明专利

JP2007102781A Apparatus, system, and method for persistent user-level thread 有权
标题翻译：用于用户级螺纹的装置，系统和方法
公开(公告)号：JP2007102781A
公开(公告)日：2007-04-19
申请号：JP2006266590
申请日：2006-09-29
申请人： Intel Corp , インテル・コーポレーション
发明人： CHINYA GAUTHAM , WANG HONG , SETHI PRASHANT , KAUSHIK SHIV , BIGBEE BRYANT , SHEN JOHN , HANKINS RICHARD , ZOU XIANG , PATEL BAIJU , BRANDT JASON , AGGARWAL ANIL , REID JOHN
IPC分类号： G06F9/50 , G06F9/48
CPC分类号： G06F9/3005 , G06F9/3009 , G06F9/3851 , G06F9/3861 , G06F9/3877 , G06F9/3885 , G06F9/461
摘要： PROBLEM TO BE SOLVED: To provide a method for generating a persistent user-level thread.
SOLUTION: Embodiments of the invention provide a method of creating, based on an operating-system (OS)-scheduled thread running on an OS-visible sequencer and using an instruction set extension, a persistent user-level thread to run on an OS-sequestered sequencer independently of context switch activities on the OS-scheduled thread. The OS-scheduled thread and the persistent user-level thread may share a common virtual address space. Embodiments of the invention may also provide a method of causing a service thread running on an additional OS-visible sequencer to provide OS services to the persistent user-level thread. Embodiments of the invention may further provide apparatus, system, and machine-readable medium thereof.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于生成持久用户级线程的方法。解决方案：本发明的实施例提供了一种基于在OS可见定序器上运行并使用指令集扩展的操作系统（OS）调度的线程来创建持久的用户级线程来运行的方法独立于操作系统调度的线程上的上下文切换活动的OS隔离的定序器。 OS调度的线程和持久用户级线程可以共享公共的虚拟地址空间。本发明的实施例还可以提供一种使服务线程在附加的OS可见定序器上运行以向持久用户级线程提供OS服务的方法。本发明的实施例还可以提供其装置，系统和机器可读介质。版权所有（C）2007，JPO＆INPIT

7. 发明申请

WO2005003971A2 QUEUED LOCKS USING MONITOR-MEMORY WAIT 审中-公开
标题翻译：使用监视器等待的QUEUED锁
公开(公告)号：WO2005003971A2
公开(公告)日：2005-01-13
申请号：PCT/US2004019373
申请日：2004-06-16
申请人： INTEL CORP
发明人： HAMMARLUND PER , CROSSLAND JAMES , AGGARWAL ANIL , KAUSHIK SHIVNANDAN
IPC分类号： G06F9/38 , G06F9/46 , G06F9/50 , G06F12/00 , G06F12/08 , G06F12/14
CPC分类号： G06F9/526 , G06F1/3203 , G06F9/3004 , G06F9/30083 , G06F9/30087 , G06F9/3851
摘要： A method, apparatus, and system are provided for monitoring locks using monitor-memory wait. According to one embodiment, a node associated with a contended lock is monitored; and a processor seeking the contended lock is put to sleep until a monitor event occurs.
摘要翻译：提供了一种使用监视器 - 内存等待监视锁定的方法，装置和系统。根据一个实施例，监视与竞争锁相关联的节点; 并且寻求有争议的锁的处理器进入休眠状态直到发生监视事件。

8. 发明专利

DE102009058426B4 Verfahren und Vorrichtung zum Power-Management eines Prozessors 未知
公开(公告)号：DE102009058426B4
公开(公告)日：2013-06-13
申请号：DE102009058426
申请日：2009-12-16
申请人： INTEL CORP
发明人： ROTEM EFRAIM , COOPER BARNES , THERIEN GUY , WEISSMAN ELIEZER , AGGARWAL ANIL
IPC分类号： G06F1/26
摘要： Verfahren zur Regelung des Energieverbrauchs, das umfasst: Einstellen einer oberen Leistungszustand-Grenze und einer unteren Leistungszustand-Grenze, wobei die obere Leistungszustand-Grenze auf einem Aktivitätsratenwert eines Hauptprozessors basiert und die untere Leistungszustand-Grenze auf einer minimalen Anforderung eines Betriebssystems zum Ausführen von Aufgaben des Betriebssystems und einer abgeschätzten Aktivierungsrate des Hauptprozessors bei der minimalen Anforderung für ein vorbestimmtes Zeitintervall basiert; und Variieren von Leistungszustand-Werten innerhalb eines Bereichs der unteren und oberen Grenzen gemäß einer Power-Management-Richtlinie und gemäß einem Ausgleichsparameter, um zwischen einem gewünschten Leistungsparameter und einem gewünschten Energieeffizienzparameter des Hauptprozessors auszugleichen.

9. 发明专利

DE102009058426A1 Verfahren und Vorrichtung zum Power-Management eines Prozessors 未知
公开(公告)号：DE102009058426A1
公开(公告)日：2010-08-05
申请号：DE102009058426
申请日：2009-12-16
申请人： INTEL CORP
发明人： ROTEM EFRAIM , COOPER BARNES , THERIEN GUY , WEISSMAN ELIEZER , AGGARWAL ANIL
IPC分类号： G06F1/26
摘要： Eine Verarbeitungsplattform und ein Verfahren zur Regelung des Energieverbrauchs eines Hauptprozessors der Verarbeitungsplattform werden dargestellt. Indem das Verfahren betrieben wird, ist die Verarbeitungsplattform in der Lage, eine obere Leistungszustand-Grenze und eine untere Leistungszustand-Grenze einzustellen. Die obere Leistungszustand-Grenze basiert auf einem Aktivitätsratenwert eines Hauptprozessors und die untere Leistungszustand-Grenze basiert auf einer minimalen Anforderung des Betriebssystems, um Aufgaben des Betriebssystems auszuführen. Die Leistungszustand-Werte variieren innerhalb eines Bereichs der unteren und oberen Grenzen gemäß einer Power-Management-Richtlinie.

10. 发明申请

WO2006074024A3 A MECHANISM FOR INSTRUCTION SET BASED THREAD EXECUTION ON A PLURALITY OF INSTRUCTION SEQUENCERS 审中-公开
标题翻译：基于指令序列的多个指令执行机制
公开(公告)号：WO2006074024A3
公开(公告)日：2006-10-26
申请号：PCT/US2005047328
申请日：2005-12-28
申请人： INTEL CORP , WANG HONG , SHEN JOHN , GROCHOWSKI ED , HELD JAMES PAUL , BIGBEE BRYANT , KAUSHIK SHIVNANDAN D , CHINYA GAUTHAM , ZOU XIANG , HAMMARLUND PER , TIEN XINMIN , AGGARWAL ANIL , RODGERS SCOTT DION , PATEL BAIJU V , HANKINS RICHARD
发明人： WANG HONG , SHEN JOHN , GROCHOWSKI ED , HELD JAMES PAUL , BIGBEE BRYANT , KAUSHIK SHIVNANDAN D , CHINYA GAUTHAM , ZOU XIANG , HAMMARLUND PER , TIEN XINMIN , AGGARWAL ANIL , RODGERS SCOTT DION , PATEL BAIJU V , HANKINS RICHARD
IPC分类号： G06F9/48
CPC分类号： G06F9/3851 , G06F9/4843
摘要： In an embodiment, a method is provided. The method includes managing user-level threads on a first instruction sequencer in response to executing user-level instructions on a second instruction sequencer that is under control of an application level program. A first user-level thread is run on the second instruction sequencer and contains one or more user level instructions. A first user level instruction has at least 1) a field that makes reference to one or more instruction sequencers or 2) implicitly references with a pointer to code that specifically addresses one or more instruction sequencers when the code is executed.
摘要翻译：在一个实施例中，提供了一种方法。该方法包括响应于在应用级程序的控制下对第二指令定序器执行用户级指令来管理第一指令定序器上的用户级线程。在第二指令定序器上运行第一用户级线程并且包含一个或多个用户级指令。第一用户级指令至少具有1）引用一个或多个指令定序器的字段，或者2）使用指向代码执行代码时特定寻址一个或多个指令定序器的代码的指针进行隐式引用。

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