专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JP2010113734A Inter-processor interrupt 有权
标题翻译： INTER-PROCESSOR INTERRUPT
公开(公告)号：JP2010113734A
公开(公告)日：2010-05-20
申请号：JP2010002051
申请日：2010-01-07
申请人： Intel Corp , インテル・コーポレーション
发明人： HAMMARLUND PER , CROSSLAND JAMES , KAUSHIK SHIVNANDAN , AGGARWAL ANIL
IPC分类号： G06F9/48 , G06F9/46 , G06F15/167
CPC分类号： G06F9/4812 , G06F9/544
摘要： PROBLEM TO BE SOLVED: To improve system performance by reducing an operation cost of inter-processor interruption. SOLUTION: The sequence of the inter-processor interruption of a sender side processor side includes the followings. The memory writing of an inter-processor interruption requests to a linear address X is carried out (305). A sender side processor determines whether a value is changed or not by polling a specific memory location, and waits a positive response for receiving the inter-processor interruption from the receiver side processor (310). If the memory location has changed its value, a normal operation is resumed (315). COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：通过降低处理器间中断的运营成本来提高系统性能。解决方案：发送器侧处理器侧的处理器间中断的顺序包括以下内容。执行对线性地址X的处理器间中断请求的存储器写入（305）。发送器侧处理器通过轮询特定存储器位置来确定值是否改变，并且等待从接收器侧处理器（310）接收处理器间中断的肯定响应。如果存储器位置已经改变其值，则恢复正常操作（315）。版权所有（C）2010，JPO＆INPIT

2. 发明专利

JP2010044770A Queued lock using monitor-memory wait 审中-公开
标题翻译：使用监视器等待的QUEUED锁定
公开(公告)号：JP2010044770A
公开(公告)日：2010-02-25
申请号：JP2009211907
申请日：2009-09-14
申请人： Intel Corp , インテルコーポレイション
发明人： HAMMARLUND PER , CROSSLAND JAMES , AGGARWAL ANIL , KAUSHIK SHIVNANDAN
IPC分类号： G06F9/50 , G06F9/38 , G06F9/46 , G06F9/52 , G06F12/00 , G06F12/08 , G06F12/14
CPC分类号： G06F9/526 , G06F1/3203 , G06F9/3004 , G06F9/30083 , G06F9/30087 , G06F9/3851
摘要： PROBLEM TO BE SOLVED: To monitor locks for one or more processors waiting for locks. SOLUTION: A node associated with a contended lock is monitored. A processor core waiting for the contended lock is specified, and then, put to a sleep state until an event occurs. Processing resources concerning the processor core in the sleep state are relinquished. The relinquished processing resources are re-assigned to a processor core in a non-sleep state in order to use during the sleep state of the sleeping processor core. When the event occurs, the processor core is exited from the sleep state, and the control of the relinquished processing resources is restarted from the processor core in the non-sleep state. Then, the monitoring of the node is stopped. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：监视一个或多个等待锁的处理器的锁。
解决方案：监控与竞争锁相关联的节点。指定等待有争议的锁的处理器核心，然后进入睡眠状态，直到发生事件。处理处于休眠状态的处理器核心的资源被放弃。放弃的处理资源被重新分配给处于非睡眠状态的处理器核心，以便在休眠处理器核心的睡眠状态期间使用。当事件发生时，处理器核心从休眠状态退出，并且在非睡眠状态下从处理器核心重新启动放弃处理资源的控制。然后，停止对节点的监视。版权所有（C）2010，JPO＆INPIT

3. 发明专利

JP2008165834A Method and apparatus for suspending execution of thread until specified memory access occurs 有权
标题翻译：用于暂停执行线程的方法和装置指定的存储器访问记录
公开(公告)号：JP2008165834A
公开(公告)日：2008-07-17
申请号：JP2008081180
申请日：2008-03-26
申请人： Intel Corp , インテルコーポレイション
发明人： MARR DEBORAH , ROGERS SCOTT , HILL DAVID , KAUSHIK SHIVNANDAN , CROSSLAND JAMES , KOUFATY DAVID
IPC分类号： G06F9/00 , G06F9/46 , G06F20060101 , G06F9/30 , G06F9/38 , G06F9/48 , G06F12/08 , G06F17/00
CPC分类号： G06F9/3009 , G06F9/30079 , G06F9/3851 , G06F9/4812 , G06F9/4843
摘要： PROBLEM TO BE SOLVED: To provide a processor, an apparatus, a method, a system and a computer readable medium for effectively temporarily suspending processing of a multi-thread processor and one thread of the multi-thread processor. SOLUTION: This invention is composed of the processor characterized by having a plurality of execution units capable of executing a plurality of threads including a first thread having a first command having a related address operand indicating a monitor address, suspending logic for suspending execution of the first thread, and a monitor for resuming the first thread in response to a memory access to the monitor address. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种处理器，装置，方法，系统和计算机可读介质，用于有效地临时挂起多线程处理器和多线程处理器的一个线程的处理。解决方案：本发明由处理器组成，其特征在于具有能够执行多个线程的多个执行单元，所述多个线程包括具有第一命令的第一线程，所述第一线程具有指示监视地址的相关地址操作数的第一命令，用于暂停执行的挂起逻辑的第一线程，以及响应于对监视器地址的存储器访问来恢复第一线程的监视器。版权所有（C）2008，JPO＆INPIT

4. 发明申请

WO2004061686A3 MECHANISM FOR PROCESSOR POWER STATE AWARE DISTRIBUTION OF LOWEST PRIORITY INTERRUPTS 审中-公开
标题翻译：处理器功率状态分布最低优先级中断的机制
公开(公告)号：WO2004061686A3
公开(公告)日：2004-11-18
申请号：PCT/US0338612
申请日：2003-12-05
申请人： INTEL CORP
发明人： KAUSHIK SHIVNANDAN , HORIGAN JOHN , NAVEH ALON , CROSSLAND JAMES
IPC分类号： G06F1/32 , G06F13/24
CPC分类号： G06F9/3851 , G06F1/3203 , G06F1/3243 , G06F1/329 , G06F9/4812 , G06F9/5094 , Y02D10/152 , Y02D10/22 , Y02D10/24
摘要： A method for a mechanism for processor power state aware distribution of lowest priority interrupts. The method of one embodiment comprises receiving first power state information from a first component and second power state information from a second component. First task priority information from the first component and second task priority from the second component are also received. An interrupt request from a first device for servicing is received. Power state and task priority information for the first and second components are evaluated te, determine which component should service the interrupt request. Either the first component or the second component is selected to be a destination component to service the interrupt request based on the power state and task priority information. The interrupt request is communicated to the destination component.
摘要翻译：一种用于处理器功率状态感知分布最低优先级中断的机制的方法。一个实施例的方法包括接收来自第一组件的第一电力状态信息和来自第二组件的第二电力状态信息。还接收来自第一组件的第一任务优先级信息和来自第二组件的第二任务优先级。接收来自第一设备的服务中断请求。评估第一个和第二个组件的电源状态和任务优先级信息，确定哪个组件应该为中断请求提供服务。基于功率状态和任务优先级信息，将第一组件或第二组件选择为服务于中断请求的目标组件。中断请求被传送到目标组件。

5. 发明申请

WO2005013121A3 INTER-PROCESSSOR INTERRUPTS 审中-公开
标题翻译：内部处理器中断
公开(公告)号：WO2005013121A3
公开(公告)日：2005-11-17
申请号：PCT/US2004023570
申请日：2004-07-21
申请人： INTEL CORP
发明人： HAMMARLUND PER , CROSSLAND JAMES , KAUSHIK SHIVNANDAN , AGGARWAL ANIL
IPC分类号： G06F9/46 , G06F9/48 , G06F15/167 , G06F9/54
CPC分类号： G06F9/4812 , G06F9/544
摘要： According to an embodiment of the invention, a method and apparatus for inter-processor interrupts in a multi-processor system are described. An embodiment comprises writing an inter-processor interrupt request to a first memory location; monitoring the first memory location; detecting the inter-processor interrupt request in the first memory location; calling a function for the inter-processor interrupt request; and performing the function for the inter-processor interrupt request.
摘要翻译：根据本发明的实施例，描述了用于多处理器系统中的处理器间中断的方法和装置。一个实施例包括将处理器间中断请求写入第一存储器位置; 监控第一个内存位置; 检测第一存储器位置中的处理器间中断请求; 调用处理器间中断请求的功能; 并执行处理器间中断请求的功能。

6. 发明申请

WO2004031950A2 DEVICE REPRESENTATION APPARATUS AND METHODS 审中-公开
标题翻译：装置表示装置和方法
公开(公告)号：WO2004031950A2
公开(公告)日：2004-04-15
申请号：PCT/US0329786
申请日：2003-09-19
申请人： INTEL CORP
发明人： KAUSHIK SHIV , CROSSLAND JAMES , KUMAR MOHAN , RANKIN LINDA , O'SHEA DAVID
IPC分类号： G06F9/445
CPC分类号： G06F9/4411
摘要： An apparatus and system may include a peripheral device, such as an interrupt controller or Peripheral Component Interconnect (PCI) bridge device, having a memory-mapped legacy register and a PCI dummy register. The legacy register may be accessed by a Basic Input/Output System (BIOS) as part of a power-on initialization sequence for the peripheral device, and the dummy register may be accessed during a hot-plug operation using code executed by an Operating System (OS). An article, including a machine-accessible medium, may contain data capable of causing a machine to carry out a method of representing a peripheral device which includes identifying the peripheral device as a legacy device in a name space, such as an Advanced Configuration and Power Interface (ACPI) name space, and identifying the peripheral device as a dummy PCI device capable of being accessed during a hot-plug operation.
摘要翻译：装置和系统可以包括具有存储器映射的遗留寄存器和PCI伪寄存器的外围设备，诸如中断控制器或外围组件互连（PCI）桥接器件。传统寄存器可以由基本输入/输出系统（BIOS）作为外围设备的上电初始化序列的一部分访问，并且可以在热插拔操作期间使用由操作系统执行的代码来访问虚拟寄存器（OS）。包括机器可访问介质的文章可以包含能够使机器执行表示外围设备的方法的数据，其包括将外围设备识别为名称空间中的传统设备，诸如高级配置和电源接口（ACPI）名称空间，并将外围设备识别为能够在热插拔操作期间被访问的虚拟PCI设备。

7. 发明申请

WO2005003971A2 QUEUED LOCKS USING MONITOR-MEMORY WAIT 审中-公开
标题翻译：使用监视器等待的QUEUED锁
公开(公告)号：WO2005003971A2
公开(公告)日：2005-01-13
申请号：PCT/US2004019373
申请日：2004-06-16
申请人： INTEL CORP
发明人： HAMMARLUND PER , CROSSLAND JAMES , AGGARWAL ANIL , KAUSHIK SHIVNANDAN
IPC分类号： G06F9/38 , G06F9/46 , G06F9/50 , G06F12/00 , G06F12/08 , G06F12/14
CPC分类号： G06F9/526 , G06F1/3203 , G06F9/3004 , G06F9/30083 , G06F9/30087 , G06F9/3851
摘要： A method, apparatus, and system are provided for monitoring locks using monitor-memory wait. According to one embodiment, a node associated with a contended lock is monitored; and a processor seeking the contended lock is put to sleep until a monitor event occurs.
摘要翻译：提供了一种使用监视器 - 内存等待监视锁定的方法，装置和系统。根据一个实施例，监视与竞争锁相关联的节点; 并且寻求有争议的锁的处理器进入休眠状态直到发生监视事件。

8. 发明专利

DE10297596B4 Verfahren und Vorrichtung zum Suspendieren der Ausführung eines Threads, bis ein spezifizierter Speicherzugriff auftritt 未知
公开(公告)号：DE10297596B4
公开(公告)日：2017-09-07
申请号：DE10297596
申请日：2002-12-11
申请人： INTEL CORP
发明人： MARR DEBORAH , RODGERS SCOTT , HILL DAVID , KAUSHIK SHIVANDAN , CROSSLAND JAMES , KOUFATY DAVID
IPC分类号： G06F9/00 , G06F9/46 , G06F20060101 , G06F9/30 , G06F9/38 , G06F9/48 , G06F12/08 , G06F17/00
摘要： Techniken zum Suspendieren der Ausführung eines Threads, bis ein spezifizierter Speicherzugriff auftritt. Bei einer Ausführungsform enthält ein Prozessor mehrere Ausführungseinheiten, die mehrere Threads ausführen können. Ein erster Thread enthält eine Anweisung, die eine Überwachungsadresse spezifiziert. Suspendierungslogik suspendiert die Ausführung des ersten Threads und eine Überwachungsvorrichtung bewirkt die Wiederaufnahme des ersten Threads als Reaktion auf einen Zugriff auf die spezifizierte Überwachungsadresse.

9. 发明专利

DE10297597T5 未知
公开(公告)号：DE10297597T5
公开(公告)日：2005-01-05
申请号：DE10297597
申请日：2002-12-11
申请人： INTEL CORP
发明人： MARR DEBORAH , RODGERS SCOTT , HILL DAVID , KAUSHIK SHIVANANDEN , CROSSLAND JAMES , KOUFATY DAVID
IPC分类号： G06F9/46 , G06F9/30 , G06F9/38
摘要： Techniques for suspending execution of a thread in a multi-threaded processor. In one embodiment, a processor includes resources that can be partitioned between multiple threads. Processor logic receives an instruction in a first thread of execution, and, in response to that instruction, relinquishes portions of the portioned resources for use by other threads.

10. 发明专利

DE10297314T5 未知
公开(公告)号：DE10297314T5
公开(公告)日：2004-09-09
申请号：DE10297314
申请日：2002-09-30
申请人： INTEL CORP
发明人： RANKIN LINDA , KUMAR MOHAN , KAUSHIK SHIVNANDAN , CROSSLAND JAMES , O'SHEA DAVID
IPC分类号： G06F13/40 , G06F13/00

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式