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1. 发明申请

WO2009024456A2 REDUNDANCY PROTECTED MASS STORAGE SYSTEM WITH INCREASED PERFORMANCE 审中-公开
标题翻译：具有提高性能的冗余保护大容量存储系统
公开(公告)号：WO2009024456A2
公开(公告)日：2009-02-26
申请号：PCT/EP2008/060257
申请日：2008-08-05
申请人： DEUTSCHE THOMSON OHG , ABELING, Stefan , KLAUSBERGER, Wolfgang , KOCHALE, Axel , BRUNE, Thomas
发明人： ABELING, Stefan , KLAUSBERGER, Wolfgang , KOCHALE, Axel , BRUNE, Thomas
IPC分类号： G06F11/10 , H04N5/00
CPC分类号： G06F11/1088 , G06F11/1076 , G06F2211/1016 , H04N21/2182 , H04N21/2318
摘要： The present invention relates to a redundancy protected mass storage system (1) with increased performance, and more specifically to a mass storage system (1) with multiple storage units (2). According to the invention, the resources that are essentially provided for compensating the damage of one or more storage units (2) are also used to enhance the system performance. For this purpose during reading or writing the storage system (1) just waits for the responses of a minimum number (n) of required storage units (2) to start reading or writing, respectively.
摘要翻译：本发明涉及一种性能提高的冗余保护海量存储系统（1），更具体地说涉及具有多个存储单元（2）的海量存储系统（1）。根据本发明，基本上提供用于补偿一个或多个存储单元（2）的损坏的资源也用于增强系统性能。为此，在读取或写入存储系统（1）期间，仅等待最小数量（n）所需存储单元（2）的响应开始读取或写入。

2. 发明申请

WO2009033967A1 SYSTEM AND METHOD FOR MONITORING HARD DISK PERFORMANCE VIA A CONTROL PATH 审中-公开
标题翻译：通过控制路径监测硬盘性能的系统和方法
公开(公告)号：WO2009033967A1
公开(公告)日：2009-03-19
申请号：PCT/EP2008/061457
申请日：2008-09-01
申请人： THOMSON LICENSING , KLAUSBERGER, Wolfgang , ABELING, Stefan , KOCHALE, Axel , MAAS, Johann
发明人： KLAUSBERGER, Wolfgang , ABELING, Stefan , KOCHALE, Axel , MAAS, Johann
IPC分类号： G06F3/06 , G06F11/34
CPC分类号： G06F3/0653 , G06F3/061 , G06F3/0689 , G06F11/3485
摘要： The present invention relates to a digital recording apparatus (100) and method (300) of operation thereof. A method (300) in accordance with the invention relates to generating performance parameters about an individual one of a plurality of mass storage modules (110, 112, 114, 116) of the digital recording apparatus (100). The method comprises operating (304) the individual one of the plurality of mass storage modules (110, 112, 114, 116) of the digital recording apparatus (100), the individual one of the plurality of mass storage modules (110, 112, 114, 116) having an access engine (122) connected to the individual one of the plurality of mass storage modules (110, 112, 114, 116) for monitoring data transfers. The method also comprises generating (306) at least one performance parameter about the individual one of the plurality of mass storage modules (110, 112, 114, 116) by observing the data transfers with the access engine (122).
摘要翻译：本发明涉及数字记录装置（100）及其操作方法（300）。根据本发明的方法（300）涉及产生关于数字记录装置（100）的多个海量存储模块（110,112,114,116）中的单个的一个的性能参数。该方法包括操作（304）数字记录装置（100）的多个海量存储模块（110,112,114,116）中的单独一个，多个海量存储模块（110,112,116） 114,116）具有连接到所述多个海量存储模块（110,112,114,116）中的所述单个的大容量存储模块（110,112,114,116）中的用于监视数据传输的访问引擎（122）。该方法还包括通过观察与访问引擎（122）的数据传输来生成（306）关于多个海量存储模块（110,112,114,116）中的单个的大容量存储模块的至少一个性能参数。

3. 发明申请

WO2009033966A1 DYNAMIC BUFFER ALLOCATION SYSTEM AND METHOD 审中-公开
标题翻译：动态缓冲区分配系统和方法
公开(公告)号：WO2009033966A1
公开(公告)日：2009-03-19
申请号：PCT/EP2008/061456
申请日：2008-09-01
申请人： THOMSON LICENSING , KLAUSBERGER, Wolfgang , ABELING, Stefan , KOCHALE, Axel , SCHUETZE, Herbert
发明人： KLAUSBERGER, Wolfgang , ABELING, Stefan , KOCHALE, Axel , SCHUETZE, Herbert
IPC分类号： G06F3/06
CPC分类号： G06F5/065 , G06F3/0613 , G06F3/0617 , G06F3/0635 , G06F3/0656 , G06F3/0689
摘要： The present invention relates to a method (400) for digital data transfer in an apparatus(100) comprising two or more mass memory devices (114) and a buffer space (208) encompassing two or more buffer space parts (212, 214), one of the buffer space parts being allocated, as a current buffer space part, to a data path (216) of each of the mass memory devices, and to the pertaining apparatus (100). A method in accordance with the invention comprises storing (404) an association of current buffer space parts and mass memory devices and storing (406) information about unused ones of the buffer space parts. The method further comprises rerouting (408) a data path identified in the association of current buffer space parts and mass memory devices when a current buffer space part approaches or reaches a full state by connecting the data path of an allocated mass memory device to a next unused buffer space part, and storing (410) a sequence of buffer space parts successively allocated to the mass memory device.
摘要翻译：本发明涉及一种用于数字数据传输的方法（400），该方法（400）包括两个或多个大容量存储器件（114）和包含两个或多个缓冲空间部分（212,214）的缓冲器空间（208）的装置（100）作为当前缓冲空间部分的缓冲空间部分中的一个分配给每个大容量存储装置的数据路径（216），以及归属装置（100）。根据本发明的方法包括存储（404）当前缓冲空间部分和大容量存储器装置的关联，并且存储关于缓冲空间部分中未使用的部分的信息。该方法还包括当当前缓冲器空间部分接近或达到完全状态时，通过将所分配的大容量存储器件的数据路径连接到下一个（408）当前缓冲器空间部件和大容量存储器设备的关联中的路径（408）未使用的缓冲空间部分，并且存储（410）连续分配给大容量存储装置的缓冲空间部分的序列。

4. 发明申请

WO2009033971A1 SYSTEM AND METHOD FOR SPLITTING DATA AND DATA CONTROL INFORMATION 审中-公开
标题翻译：用于分析数据和数据控制信息的系统和方法
公开(公告)号：WO2009033971A1
公开(公告)日：2009-03-19
申请号：PCT/EP2008/061464
申请日：2008-09-01
申请人： THOMSON LICENSING , KLAUSBERGER, Wolfgang , ABELING, Stefan , KOCHALE, Axel , MAAS, Johann
发明人： KLAUSBERGER, Wolfgang , ABELING, Stefan , KOCHALE, Axel , MAAS, Johann
IPC分类号： G06F3/06
CPC分类号： G06F3/0659 , G06F3/0611 , G06F3/0613 , G06F3/0656 , G06F3/0689
摘要： The present invention relates to a device and method for transferring data. An exemplary data storage device comprises a cache that buffers data received from a data path and an array controller that multiplexes an input stream of data received from the cache. The exemplary data storage device additionally comprises a bus driver module that is adapted to associate control information with a portion of an output stream of data received from the array controller. An exemplary method (300) of transferring data comprises buffering (302) data in a cache, delivering (304) the data buffered in the cache to an array controller and delivering (306) data from the array controller to a bus driver module. The exemplary method (300) additionally comprises associating (308) control information with a portion of the data received from the array controller.
摘要翻译：本发明涉及用于传送数据的装置和方法。示例性数据存储设备包括缓存从数据路径接收的数据的高速缓冲存储器和多路复用从高速缓存接收的数据的输入流的阵列控制器。示例性数据存储设备另外包括总线驱动器模块，其适于将控制信息与从阵列控制器接收的数据的输出流的一部分相关联。传输数据的示例性方法（300）包括在高速缓存中缓冲（302）数据，将缓存在高速缓存中的数据传送（304）到阵列控制器，并将数据从阵列控制器传送（306）到总线驱动器模块。示例性方法（300）还包括将控制信息与从阵列控制器接收的数据的一部分相关联（308）。

5. 发明申请

WO2009033968A1 SYSTEM AND METHOD FOR DATA TRANSFER 审中-公开
标题翻译：用于数据传输的系统和方法
公开(公告)号：WO2009033968A1
公开(公告)日：2009-03-19
申请号：PCT/EP2008/061458
申请日：2008-09-01
申请人： THOMSON LICENSING , KLAUSBERGER, Wolfgang , ABELING, Stefan , KOCHALE, Axel , MAAS, Johann
发明人： KLAUSBERGER, Wolfgang , ABELING, Stefan , KOCHALE, Axel , MAAS, Johann
IPC分类号： G06F13/28
CPC分类号： G06F13/28
摘要： The present invention relates to a method (300) of transferring data in a data storage system (100) having a memory device (110, 112, 114, 116) that is configured to be accessed via direct memory access bursts, and to the pertaining system (100). A method (300) in accordance with the invention comprises initialising (304) the memory device (110, 112, 114, 116), and employing a burst length that varies depending on a characteristic of the memory device (110, 112, 114, 116).
摘要翻译：本发明涉及一种在具有存储器件（110,112,114,116）的数据存储系统（100）中传送数据的方法（300），该存储器设备被配置为经由直接存储器访问突发被访问，并且涉及系统（100）。根据本发明的方法（300）包括初始化（304）存储器件（110,112,114,116），并且采用根据存储器件（110,112,114,116）的特性而变化的突发长度， 116）。

6. 发明申请

WO2009027398A1 MASS STORAGE SYSTEM WITH IMPROVED USAGE OF BUFFER CAPACITY 审中-公开
标题翻译：改进了缓冲能力使用的大容量存储系统
公开(公告)号：WO2009027398A1
公开(公告)日：2009-03-05
申请号：PCT/EP2008/061148
申请日：2008-08-26
申请人： THOMSON LICENSING , ABELING, Stefan , MAAS, Johann , KLAUSBERGER, Wolfgang , BRUNE, Thomas
发明人： ABELING, Stefan , MAAS, Johann , KLAUSBERGER, Wolfgang , BRUNE, Thomas
IPC分类号： G06F3/06 , G06F12/08
CPC分类号： G06F3/0658 , G06F3/0608 , G06F3/0656 , G06F3/0689
摘要： The present invention relates to a mass storage system (1) with improved usage of buffer capacity, and more specifically to a mass storage system (1) for real-time data storage with an embedded controller (2). According to the invention, the mass storage system (1) has a first data path between a real-time data interface (3) and a mass storage array (10), the first data path including a data buffer (7) without access latency, and a second data path between an embedded processor (2) and the mass storage array (10), wherein the data buffer (7) without access latency is also used as a data buffer for non real-time data transfers between the embedded processor (2) and the mass storage array (10).
摘要翻译：本发明涉及具有改进的缓冲容量使用量的海量存储系统（1），更具体地说，涉及一种用于利用嵌入式控制器（2）进行实时数据存储的海量存储系统（1）。根据本发明，大容量存储系统（1）具有在实时数据接口（3）和大容量存储阵列（10）之间的第一数据路径，第一数据路径包括没有访问延迟的数据缓冲器（7），以及嵌入式处理器（2）和大容量存储阵列（10）之间的第二数据路径，其中没有访问等待时间的数据缓冲器（7）也用作数据缓冲器，用于嵌入式处理器之间的非实时数据传输（2）和大容量存储阵列（10）。

7. 发明申请

WO2009037099A1 METHOD AND APPARATUS FOR PROCESSING REAL-TIME DATA STREAMS 审中-公开
标题翻译：用于处理实时数据流的方法和装置
公开(公告)号：WO2009037099A1
公开(公告)日：2009-03-26
申请号：PCT/EP2008/061466
申请日：2008-09-01
申请人： THOMSON LICENSING , ABELING, Stefan , MAAS, Johann , SCHUETZE, Herbert , KOCHALE, Axel
发明人： ABELING, Stefan , MAAS, Johann , SCHUETZE, Herbert , KOCHALE, Axel
IPC分类号： H04N5/76
CPC分类号： H04N5/76
摘要： The present invention relates to a device and method for transferring data. According to the invention, a data storage device (100) comprises a mass storage device (116) that stores real-time data received from a data source and a data buffer (102) that buffers the real-time data before the real-time data is stored on the mass storage device (116). The data storage device (100) also comprises a controller (108) that selects one of a first plurality of operating modes if the data buffer (102) experiences a buffer overflow condition and selects one of a second plurality of operating modes if the data buffer experiences a buffer underflow condition. A method according to the invention comprises receiving a real-time data stream from a data source and buffering real-time data received from the data source. The method further comprises selecting one of a first plurality of operating modes if a buffer overflow condition is experienced while buffering the real-time data and selecting one of a second plurality of operating modes if a buffer underflow condition is experienced while buffering the real-time data.
摘要翻译：本发明涉及用于传送数据的装置和方法。根据本发明，数据存储装置（100）包括存储从数据源接收的实时数据的大容量存储装置（116）和在实时数据缓冲实时数据之前的数据缓冲器（102）数据被存储在大容量存储设备（116）上。数据存储设备（100）还包括控制器（108），如果数据缓冲器（102）经历缓冲器溢出状态并选择第二多个操作模式中的一个，如果数据缓冲器遇到缓冲液下溢条件。根据本发明的方法包括从数据源接收实时数据流并缓冲从数据源接收的实时数据。该方法还包括如果在缓冲实时数据的同时经历缓冲器溢出条件并选择缓冲器下溢条件中的一个操作模式中的一个，同时缓冲实时数据，则选择第一多个操作模式中的一个数据。

8. 发明申请

WO2009033965A1 ADAPTIVE DIRECT MEMORY ACCESS PAUSE ALLOCATION SYSTEM AND METHOD 审中-公开
标题翻译：自适应直接存储器访问暂停分配系统和方法
公开(公告)号：WO2009033965A1
公开(公告)日：2009-03-19
申请号：PCT/EP2008/061453
申请日：2008-09-01
申请人： THOMSON LICENSING , KLAUSBERGER, Wolfgang , ABELING, Stefan , MAAS, Johann , SCHUETZE, Herbert
发明人： KLAUSBERGER, Wolfgang , ABELING, Stefan , MAAS, Johann , SCHUETZE, Herbert
IPC分类号： G06F13/28
CPC分类号： G06F13/28
摘要： The present invention relates to a method (300) and an apparatus (100) for recording digital data on a storage unit by employing sequences of DMA burst transfers to access the storage unit. A method in accordance with the invention comprises measuring (304) a necessary recovery time between successive ones of the DMA burst transfers, storing (306) the necessary recovery time, and pausing (308) for the stored necessary recovery time before each DMA burst transfer which is not a first in the sequence of DMA burst transfers.
摘要翻译：本发明涉及一种通过采用DMA脉冲串传输序列来存储存储单元，将数字数据记录在存储单元上的方法（300）和装置（100）。根据本发明的方法包括测量（304）连续的DMA突发传输之间的必要的恢复时间，存储（306）所需的恢复时间，以及在每个DMA突发传输之前为所存储的必要的恢复时间暂停（308）这不是DMA突发传输序列中的第一个。

9. 发明申请

WO2012019997A1 STORING/READING SEVERAL DATA STREAMS INTO/FROM AN ARRAY OF MEMORIES 审中-公开
标题翻译：存储/读取存储/存储阵列中的几个数据流
公开(公告)号：WO2012019997A1
公开(公告)日：2012-02-16
申请号：PCT/EP2011/063619
申请日：2011-08-08
申请人： THOMSON LICENSING , KAMPHENKEL, Oliver , BRUNE, Thomas , DREXLER, Michael , ABELING, Stefan
发明人： KAMPHENKEL, Oliver , BRUNE, Thomas , DREXLER, Michael , ABELING, Stefan
IPC分类号： G06F12/02 , G06F13/16
CPC分类号： G06F12/0246 , G06F13/1684 , G06F2212/7202 , G06F2212/7203 , G06F2212/7208
摘要： High speed mass storage devices using NAND flash memories (MDY.X) are suitable for recording and playing back a video data stream under real-time conditions, wherein the data are handled page-wise in the flash memories and are written in parallel to multiple memory buses (MBy). However, for operating with multiple independent data streams a significant buffer size is required. According to the invention, data from different data streams are collected in corresponding different buffers (FIFO 1,..., FIFO Z) until the amount of collected data in a current buffer corresponds to a current one of the data blocks. Then, the data of the current data block from the current buffer are stored into memories connected to a current one of the memory buses, wherein the following buffered data block of the related data stream is later on stored into memories connected to a following one of the memory buses, the number of the following memory bus being increased with respect to the number of the current memory bus. These steps are repeated, also for the other ones of the data streams using other available ones of the buffers and other ones of the memory buses. In combination with a corresponding buffer control it is possible to allocate and use a minimum number of buffers in a flexible way.
摘要翻译：使用NAND闪速存储器（MDY.X）的高速大容量存储装置适用于在实时条件下记录和重放视频数据流，其中数据在闪速存储器中被逐页地处理并被并行写入多个内存总线（MBy）。然而，对于使用多个独立数据流进行操作，需要显着的缓冲区大小。根据本发明，来自不同数据流的数据被收集在相应的不同缓冲器（FIFO 1，...，FIFO Z）中，直到当前缓冲器中的收集数据量对应于当前的数据块。然后，将来自当前缓冲器的当前数据块的数据存储到连接到当前一个存储器总线的存储器中，其中相关数据流的后续缓冲数据块稍后被存储到连接到下一个存储器总线存储器总线，相对于当前存储器总线的数量增加了以下存储器总线的数量。重复这些步骤，对于使用缓冲器中的其他可用缓冲器和其它存储器总线的数据流中的其他步骤也是如此。结合相应的缓冲区控制，可以以灵活的方式分配和使用最少数量的缓冲区。

10. 发明申请

WO2013010901A1 CLOCK GENERATION CIRCUIT 审中-公开
标题翻译：时钟发生电路
公开(公告)号：WO2013010901A1
公开(公告)日：2013-01-24
申请号：PCT/EP2012/063658
申请日：2012-07-12
申请人： THOMSON LICENSING , KROPP, Holger , ABELING, Stefan , SCHÜTZE, Herbert
发明人： KROPP, Holger , ABELING, Stefan , SCHÜTZE, Herbert
IPC分类号： H03L7/081 , H03L7/22
CPC分类号： H03L7/22 , H03L7/0814
摘要： A clock generation circuit comprises an internal clock signal source providing an internal clock signal (CLKJNT) and a synchronization device for synchronization the internal clock signal (CLKJNT) with a reference clock signal (CLK_REF) provided externally from the clock generation circuit. The synchronization device comprises n delay locked loop circuits (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3), n being an integer greater than 1, each delay locked loop circuit (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) having a clock input for receiving the internal clock signal (CLKJNT) and a clock output for providing an output clock signal (CLK(0), CLK(1), CLK(2), CLK(3)) with an individual phase shift that is adjustable. The synchronization device further comprises a multiplexer (CLKMUX) having n inputs and an output wherein each of the n inputs is connected to an output of one of the n delay locked loops (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) and a control circuit. The control circuit is adapted to adjust at least one of the delay locked loop circuits (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) for providing an individual phase shift according to a current phase shift and to select that input of the multiplexer (CLKMUX) that receives an output clock signal (CLK(0), CLK(1), CLK(2), CLK(3)) of the adjusted delay locked loop circuit (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) that is synchronized in frequency and phase with the reference clock signal (CLK_REF), wherein the output of the multiplexer (CLKMUX) provides that output clock signal as synchronized clock signal (CLK_SYNC), and wherein the control circuit is adapted to toggle between the n delay locked loop circuits (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3), in a way that the phase of the internal clock signal (CLKJNT) is successively shifted according to the current phase shift between the internal clock signal (CLKJNT) and the reference clock signal (CLK_REF).
摘要翻译：时钟发生电路包括提供内部时钟信号（CLKJNT）的内部时钟信号源和用于使内部时钟信号（CLKJNT）与从时钟发生电路外部提供的参考时钟信号（CLK_REF）同步的同步装置。同步装置包括n个延迟锁定环电路（Sync_DLL_0，Sync_DLL_1，Sync_DLL_2，Sync_DLL_3），n是大于1的整数，每个具有用于接收内部时钟的时钟输入的延迟锁定环电路（Sync_DLL_0，Sync_DLL_1，Sync_DLL_2，Sync_DLL_3）信号（CLKJNT）和用于提供输出时钟信号（CLK（0），CLK（1），CLK（2），CLK（3））的时钟输出，其具有可调整的单个相移。同步装置还包括具有n个输入的多路复用器（CLKMUX）和输出，其中n个输入中的每一个连接到n个延迟锁定环（Sync_DLL_0，Sync_DLL_1，Sync_DLL_2，Sync_DLL_3）中的一个的输出和控制电路。控制电路适于调整延迟锁定环电路（Sync_DLL_0，Sync_DLL_1，Sync_DLL_2，Sync_DLL_3）中的至少一个，用于根据当前相移提供单个相移，并选择接收到的多路复用器（CLKMUX）的输入与频率和相位同步的经调整的延迟锁定环电路（Sync_DLL_0，Sync_DLL_1，Sync_DLL_2，Sync_DLL_3）的输出时钟信号（CLK（0），CLK（1），CLK（2），CLK（3）参考时钟信号（CLK_REF），其中所述多路复用器（CLKMUX）的输出将所述输出时钟信号提供为同步时钟信号（CLK_SYNC），并且其中所述控制电路适于在所述n个延迟锁定环路电路（Sync_DLL_0，Sync_DLL_1， Sync_DLL_2，Sync_DLL_3），内部时钟信号（CLKJNT）的相位根据内部时钟信号（CLKJNT）和基准时钟信号（CLK_REF）之间的当前相移而连续移位。

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