会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 1. 发明申请
      WO2013010901A1 CLOCK GENERATION CIRCUIT 审中-公开
    • CLOCK GENERATION CIRCUIT
    • 时钟发生电路
    • WO2013010901A1
    • 2013-01-24
    • PCT/EP2012/063658
    • 2012-07-12
    • THOMSON LICENSING , KROPP, Holger , ABELING, Stefan , SCHÜTZE, Herbert
    • KROPP, Holger , ABELING, Stefan , SCHÜTZE, Herbert
    • H03L7/081 , H03L7/22
    • H03L7/22 , H03L7/0814
    • A clock generation circuit comprises an internal clock signal source providing an internal clock signal (CLKJNT) and a synchronization device for synchronization the internal clock signal (CLKJNT) with a reference clock signal (CLK_REF) provided externally from the clock generation circuit. The synchronization device comprises n delay locked loop circuits (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3), n being an integer greater than 1, each delay locked loop circuit (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) having a clock input for receiving the internal clock signal (CLKJNT) and a clock output for providing an output clock signal (CLK(0), CLK(1), CLK(2), CLK(3)) with an individual phase shift that is adjustable. The synchronization device further comprises a multiplexer (CLKMUX) having n inputs and an output wherein each of the n inputs is connected to an output of one of the n delay locked loops (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) and a control circuit. The control circuit is adapted to adjust at least one of the delay locked loop circuits (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) for providing an individual phase shift according to a current phase shift and to select that input of the multiplexer (CLKMUX) that receives an output clock signal (CLK(0), CLK(1), CLK(2), CLK(3)) of the adjusted delay locked loop circuit (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) that is synchronized in frequency and phase with the reference clock signal (CLK_REF), wherein the output of the multiplexer (CLKMUX) provides that output clock signal as synchronized clock signal (CLK_SYNC), and wherein the control circuit is adapted to toggle between the n delay locked loop circuits (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3), in a way that the phase of the internal clock signal (CLKJNT) is successively shifted according to the current phase shift between the internal clock signal (CLKJNT) and the reference clock signal (CLK_REF).
    • 时钟发生电路包括提供内部时钟信号（CLKJNT）的内部时钟信号源和用于使内部时钟信号（CLKJNT）与从时钟发生电路外部提供的参考时钟信号（CLK_REF）同步的同步装置。 同步装置包括n个延迟锁定环电路（Sync_DLL_0，Sync_DLL_1，Sync_DLL_2，Sync_DLL_3），n是大于1的整数，每个具有用于接收内部时钟的时钟输入的延迟锁定环电路（Sync_DLL_0，Sync_DLL_1，Sync_DLL_2，Sync_DLL_3） 信号（CLKJNT）和用于提供输出时钟信号（CLK（0），CLK（1），CLK（2），CLK（3））的时钟输出，其具有可调整的单个相移。 同步装置还包括具有n个输入的多路复用器（CLKMUX）和输出，其中n个输入中的每一个连接到n个延迟锁定环（Sync_DLL_0，Sync_DLL_1，Sync_DLL_2，Sync_DLL_3）中的一个的输出和控制电路。 控制电路适于调整延迟锁定环电路（Sync_DLL_0，Sync_DLL_1，Sync_DLL_2，Sync_DLL_3）中的至少一个，用于根据当前相移提供单个相移，并选择接收到的多路复用器（CLKMUX）的输入 与频率和相位同步的经调整的延迟锁定环电路（Sync_DLL_0，Sync_DLL_1，Sync_DLL_2，Sync_DLL_3）的输出时钟信号（CLK（0），CLK（1），CLK（2），CLK（3） 参考时钟信号（CLK_REF），其中所述多路复用器（CLKMUX）的输出将所述输出时钟信号提供为同步时钟信号（CLK_SYNC），并且其中所述控制电路适于在所述n个延迟锁定环路电路（Sync_DLL_0，Sync_DLL_1， Sync_DLL_2，Sync_DLL_3），内部时钟信号（CLKJNT）的相位根据内部时钟信号（CLKJNT）和基准时钟信号（CLK_REF）之间的当前相移而连续移位。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明申请
      WO2010029079A1 METHOD FOR SYNCHRONIZING A RECEIVER AND A TRANSMITTER IN A COMMUNICATION SYSTEM, AND TRANSMITTING STATION AND RECEIVING STATION ADAPTED FOR USE IN THE METHOD ACCORDING TO THE INVENTION 审中-公开
    • METHOD FOR SYNCHRONIZING A RECEIVER AND A TRANSMITTER IN A COMMUNICATION SYSTEM, AND TRANSMITTING STATION AND RECEIVING STATION ADAPTED FOR USE IN THE METHOD ACCORDING TO THE INVENTION
    • 用于在通信系统中同步接收机和发射机的方法，以及适用于根据本发明的方法的发射站和接收站
    • WO2010029079A1
    • 2010-03-18
    • PCT/EP2009/061641
    • 2009-09-08
    • THOMSON LICENSING , KROPP, Holger , SCHÜTZE, Herbert , BRUNE, Thomas
    • KROPP, Holger , SCHÜTZE, Herbert , BRUNE, Thomas
    • H04J3/06 , H04H60/04
    • H04J3/0664 , H04L7/0045 , H04L7/02
    • The method is used for synchronizing a transmitter (1) and a receiver (K0). The transmitter and the receiver operate at a first (f A ) or a third (f B ) clock frequency, respectively. The data generated by the transmitter (1) and the receiver (K 0 ) are transmitted in sections via a transmission link. The transmission link is operated in both directions at a second clock frequency (f prot ). The method comprises a step of clock synchronization between the transmitter and the receiver. To this end, an equalization method is used in which a transmission path (TXP) and a receiver path (RXP) respectively perform a clock cycle counting method, which comprises the following steps: the duration of a FRAME_VALID signal (DV), indicating a particular data transmission phase, in clock cycles of the first or the second clock frequency is ascertained in the transmission path; the duration of the FRAME_VALID signal (FV), indicating a particular data transmission phase, in clock cycles of the third or the second clock frequency is ascertained using a second counter (Z1', Z2') in the receiver path; the clock cycle numbers (ΔTX, ΔRX) respectively ascertained by the two counters are compared; the frequency difference between the operating clock (CLK_SRC) of the transmitter (1) and the operating clock (CLK_DEST) of the receiver (2) is equalized on the basis of the comparison result.
    • 该方法用于同步发射机（1）和接收机（K0）。 发射机和接收机分别以第一（fA）或第三（fB）时钟频率工作。 由发送器（1）和接收器（K0）生成的数据通过传输链路以部分的形式发送。 传输链路以第二个时钟频率（fprot）在两个方向上工作。 该方法包括发射机和接收机之间的时钟同步的步骤。 为此，使用均衡方法，其中传输路径（TXP）和接收机路径（RXP）分别执行时钟周期计数方法，其包括以下步骤：FRAME_VALID信号（DV）的持续时间，指示 在传输路径中确定在第一或第二时钟频率的时钟周期中的特定数据传输相位; 在第三或第二时钟频率的时钟周期中指示特定数据传输阶段的FRAME_VALID信号（FV）的持续时间使用接收机路径中的第二计数器（Z1'，Z2'）来确定; 分别由两个计数器确定的时钟周期数（？TX，？RX）进行比较; 基于比较结果，均衡发送器（1）的工作时钟（CLK_SRC）与接收器（2）的工作时钟（CLK_DEST）之间的频率差。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 7. 发明申请
      WO2015078732A1 METHOD AND APPARATUS FOR HIGHER ORDER AMBISONICS ENCODING AND DECODING USING SINGULAR VALUE DECOMPOSITION 审中-公开
    • METHOD AND APPARATUS FOR HIGHER ORDER AMBISONICS ENCODING AND DECODING USING SINGULAR VALUE DECOMPOSITION
    • 使用单值分解对高阶麻醉编码和解码的方法和装置
    • WO2015078732A1
    • 2015-06-04
    • PCT/EP2014/074903
    • 2014-11-18
    • THOMSON LICENSING
    • KROPP, Holger , ABELING, Stefan
    • H04S3/00
    • H04S3/02 , G10L19/008 , H04S3/008 , H04S7/308 , H04S2420/11
    • The encoding and decoding of HOA signals using Singular Value Decomposition includes forming (11) based on sound source direction values and an Ambisonics order corresponding ket vectors (|Υ(Ω5))) of spherical harmonics and an encoder mode matrix (Ξ 0χS ). From the audio input signal (|χ(Ω s ))) a singular threshold value (σ ε ) determined. On the encoder mode matrix a Singular Value Decomposition (13) is carried out in order to get related singular values which are compared with the threshold value, leading to a final encoder mode matrix rank ( r fin e ). Based on direction values (Ω ﺎ ) of loudspeakers and a decoder Ambisonics order (N ﺎ ), corresponding ket vectors (IΥ(Ω ﺎ )〉) and a decoder mode matrix (Ψ 0χL ) are formed (18). On the decoder mode matrix a Singular Value Decomposition (19) is carried out, providing a final decoder mode matrix rank ( r fin d ). From the final encoder and decoder mode matrix ranks a final mode matrix rank is determined, and from this final mode matrix rank and the encoder side Singular Value Decomposition an adjoint pseudo inverse (Ξ + ) † of the encoder mode matrix (Ξ 0χS ) and an Ambisonics ket vector (Ia´ s 〉) are calculated. The number of components of the Ambisonics ket vector is reduced (16) according to the final mode matrix rank so as to provide an adapted Ambisonics ket vector (|a´ ﺎ 〉). From the adapted Ambisonics ket vector, the output values of the decoder side Singular Value Decomposition and the final mode matrix rank an adjoint decoder mode matrix (Ψ) † is calculated (15), resulting in a ket vector (|y(Ω ﺎ )〉) of output signals for all loudspeakers.
    • 使用奇异值分解的HOA信号的编码和解码包括基于声源方向值和与球形谐波和编码器模式矩阵（Ξ0×S））对应的ket矢量（|Υ（Ω5））的Ambisonics阶数形成（11）。 从音频输入信号（|χ（Ωs）））确定奇异阈值（σε）。 在编码器模式矩阵中，执行奇异值分解（13），以获得与阈值进行比较的相关奇异值，导致最终编码器模式矩阵秩（rfine）。 基于扬声器的方向值（Ωا）和解码器Ambisonics顺序（Nا），形成相应的ket向量（Iγ（Ω））和解码器模式矩阵（Ψ0×L）（18）。 在解码器模式矩阵上执行奇异值分解（19），提供最终解码器模式矩阵秩（rfind）。 从最终的编码器和解码器模式矩阵排列确定最终模式矩阵秩，并且从该最终模式矩阵秩和编码器侧奇异值分解来看，编码器模式矩阵（Ξ0xS）的伴随伪逆（Ξ+）†和 计算出氨基酸序列（Ia's>）。 根据最终模式矩阵等级，减弱（16）Ambisonics图像向量的分量，以提供一个适应的Ambisonics图像克隆矢量（| a'ا>）。 从适应的Ambisonics ket向量中，计算解码器端奇异值分解和最终模式矩阵等级的输出值，伴随解码器模式矩阵（Ψ）†被计算（15），导致了一个ω向量（| y（Ω） ）所有扬声器的输出信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 9. 发明公开
      EP3075172A1 METHOD AND APPARATUS FOR HIGHER ORDER AMBISONICS ENCODING AND DECODING USING SINGULAR VALUE DECOMPOSITION 有权 转让
    • METHOD AND APPARATUS FOR HIGHER ORDER AMBISONICS ENCODING AND DECODING USING SINGULAR VALUE DECOMPOSITION
    • VERFAHREN UND VORRICHTUNG ZUR HIGHER-ORDER-AMBISONICS-CODIERUNG UND -DECODIERUNG MITTELSSINGULÄRWERTZERLEGUNG
    • EP3075172A1
    • 2016-10-05
    • EP14800035.9
    • 2014-11-18
    • Thomson Licensing
    • KROPP, Holger , ABELING, Stefan
    • H04S3/00
    • H04S3/02 , G10L19/008 , H04S3/008 , H04S7/308 , H04S2420/11
    • The encoding and decoding of HOA signals using Singular Value Decomposition includes forming (11) based on sound source direction values and an Ambisonics order corresponding ket vectors (| Y (© s )Œª) of spherical harmonics and an encoder mode matrix (ž O x S ). From the audio input signal (| x (© s )Œª) a singular threshold value ( à µ ) determined. On the encoder mode matrix a Singular Value Decomposition (13) is carried out in order to get related singular values which are compared with the threshold value, leading to a final encoder rank ( r fin e ) . Based on direction values (© l ) of loudspeakers and a decoder Ambisonics order ( N l ), corresponding ket vectors (|Y(© l )Œª) and a decoder mode matrix (¨ O x L ) are formed (18). On the decoder mode matrix a Singular Value Decomposition (19) is carried out, providing a final decoder rank ( r fin d ). From the final encoder and decoder ranks a final rank is determined, and from this final rank and the encoder side Singular Value Decomposition an adjoint pseudo inverse (ž + ) € of the encoder mode matrix (ž O x S ) and an Ambisonics ket vector (|a' s Œª) are calculated. The number of components of the Ambisonics ket vector is reduced (16) according to the final rank so as to provide an adapted Ambisonics ket vector (|a' l Œª). From the adapted Ambisonics ket vector, the output values of the decoder side Singular Value Decomposition and the final rank an adjoint decoder mode matrix (¨) € is calculated (15), resulting in a ket vector (| y (© l )Œª) of output signals for all loudspeakers.
    • 使用奇异值分解的HOA信号的编码和解码包括基于声源方向值形成（11）和对应于球谐函数的编码器模式矩阵（χO x S）。 从音频输入信号（| x（？s）ªª）确定一个奇异的阈值（μ）。 在编码器模式矩阵上，执行奇异值分解（13），以获得与阈值进行比较的相关奇异值，导致最终的编码器等级（r fin e）。 基于扬声器的方向值（©l）和解码器Ambisonics阶（N l），形成相应的ket向量（| Y（？l）ªª）和解码器模式矩阵（¨O x L）（18）。 在解码器模式矩阵上，执行奇异值分解（19），提供最终解码器等级（r fin d）。 从最终编码器和解码器排列确定最终等级，并且从该最终等级和编码器侧奇异值分解来看，编码器模式矩阵（žOx S）的伴随伪逆（ž+）和一个Ambisonics克矢量 （| a的ªª）。 根据最终等级，减弱（16）Ambisonics图像向量的分量，以便提供一个适应的Ambisonics图像向量（| a'lªª）。 从适应的Ambisonics ket向量中，计算出解码器端奇异值分解和最终秩的输出值，伴随解码器模式矩阵（¨）€（15），得到k1向量（| y（？l）ªª） 的所有扬声器的输出信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 10. 发明公开
      EP2732553A1 CLOCK GENERATION CIRCUIT 审中-公开
    • CLOCK GENERATION CIRCUIT
    • TAKTERZEUGUNGSSCHALTUNG
    • EP2732553A1
    • 2014-05-21
    • EP12733752.5
    • 2012-07-12
    • Thomson Licensing
    • KROPP, Holger , ABELING, Stefan , SCHÜTZE, Herbert
    • H03L7/081 , H03L7/22
    • H03L7/22 , H03L7/0814
    • A clock generation circuit comprises an internal clock signal source providing an internal clock signal (CLKJNT) and a synchronization device for synchronization the internal clock signal (CLKJNT) with a reference clock signal (CLK_REF) provided externally from the clock generation circuit. The synchronization device comprises n delay locked loop circuits (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3), n being an integer greater than 1, each delay locked loop circuit (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) having a clock input for receiving the internal clock signal (CLKJNT) and a clock output for providing an output clock signal (CLK(0), CLK(1), CLK(2), CLK(3)) with an individual phase shift that is adjustable. The synchronization device further comprises a multiplexer (CLKMUX) having n inputs and an output wherein each of the n inputs is connected to an output of one of the n delay locked loops (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) and a control circuit. The control circuit is adapted to adjust at least one of the delay locked loop circuits (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) for providing an individual phase shift according to a current phase shift and to select that input of the multiplexer (CLKMUX) that receives an output clock signal (CLK(0), CLK(1), CLK(2), CLK(3)) of the adjusted delay locked loop circuit (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3) that is synchronized in frequency and phase with the reference clock signal (CLK_REF), wherein the output of the multiplexer (CLKMUX) provides that output clock signal as synchronized clock signal (CLK_SYNC), and wherein the control circuit is adapted to toggle between the n delay locked loop circuits (Sync_DLL_0, Sync_DLL_1, Sync_DLL_2, Sync_DLL_3), in a way that the phase of the internal clock signal (CLKJNT) is successively shifted according to the current phase shift between the internal clock signal (CLKJNT) and the reference clock signal (CLK_REF).
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号