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1. 发明申请

WO2014039034A1 METHOD FOR FABRICATING MICROELECTRONIC DEVICES WITH ISOLATION TRENCHES PARTIALLY FORMED UNDER ACTIVE REGIONS 审中-公开
标题翻译：用于在有源区域部分地形成隔离斜面的微电子器件制造方法
公开(公告)号：WO2014039034A1
公开(公告)日：2014-03-13
申请号：PCT/US2012/053768
申请日：2012-09-05
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES , STMICROELECTRONICS, INC. , GRENOUILLET, Laurent , LE TIEC, Yannick , LOUBET, Nicolas , VINET, Maud , WACQUEZ, Romain
发明人： GRENOUILLET, Laurent , LE TIEC, Yannick , LOUBET, Nicolas , VINET, Maud , WACQUEZ, Romain
IPC分类号： H01L31/0376
CPC分类号： H01L21/76283 , H01L21/26506 , H01L21/26586 , H01L21/30604 , H01L21/3065 , H01L21/3086 , H01L21/76224 , H01L21/76232 , H01L21/84
摘要： A method of producing a microelectronic device in a substrate comprising a first semiconductor layer, a dielectric layer and a second semiconductor layer, comprising the following steps : etching a trench through the first semiconductor layer, the dielectric layer and a part of the thickness of the second semiconductor layer, thus defining, in the first semiconductor layer, one active region of the microelectronic device, ionic implantation in one or more side walls of the trench, at the level of the second semiconductor layer, modifying the crystallographic properties and/or the chemical properties of the implanted semiconductor, etching of the implanted semiconductor such that at least a part of the trench extends under a part of the active region, - filling of the trench with a dielectric material, forming an isolation trench surrounding the active region and comprising portions extending under a part of the active region.
摘要翻译：一种在包括第一半导体层，电介质层和第二半导体层的衬底中制造微电子器件的方法，包括以下步骤：通过所述第一半导体层，所述电介质层和所述第一半导体层的厚度的一部分蚀刻沟槽从而在所述第一半导体层中限定所述微电子器件的一个有源区域，在所述沟槽的一个或多个侧壁中的离子注入，在所述第二半导体层的水平处，修改所述晶体学性质和/或所述第二半导体层，注入半导体的化学性质，蚀刻注入的半导体，使得沟槽的至少一部分在有源区的一部分下延伸; - 用介电材料填充沟槽，形成围绕有源区的隔离沟槽，并且包括在有源区域的一部分下延伸的部分。

2. 发明申请

WO2012170027A1 METHOD FOR PRODUCING A FIELD EFFECT TRANSISTOR WITH IMPLANTATION THROUGH THE SPACERS 审中-公开
标题翻译：用于产生具有通过间隔物移植的场效应晶体管的方法
公开(公告)号：WO2012170027A1
公开(公告)日：2012-12-13
申请号：PCT/US2011/039774
申请日：2011-06-09
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES , STMicroelectronics, Inc. , POSSEME, Nicolas , GRENOUILLET, Laurent , LE TIEC, Yannick , LOUBET, Nicolas , VINET, Maud
发明人： POSSEME, Nicolas , GRENOUILLET, Laurent , LE TIEC, Yannick , LOUBET, Nicolas , VINET, Maud
IPC分类号： H01L21/336
CPC分类号： H01L29/66477 , H01L21/2652 , H01L21/26586 , H01L21/823418 , H01L21/84 , H01L29/66545 , H01L29/66628 , H01L29/66772
摘要： The substrate successively comprises a support substrate, an electrically insulating layer, a semiconductor material layer, and a gate pattern. The semiconductor material layer and gate pattern are covered by a covering layer. A first doping impurity is implanted in the semiconductor material layer through the covering layer so as to place the thickness of maximum concentration of the first doping impurity in the first layer. The covering layer is partly eliminated so as to form lateral spacers leaving source/drain electrodes free.
摘要翻译：基板依次包括支撑基板，电绝缘层，半导体材料层和栅极图案。半导体材料层和栅极图案被覆盖层覆盖。第一掺杂杂质通过覆盖层注入到半导体材料层中，以将第一掺杂杂质的最大浓度的厚度置于第一层中。覆盖层被部分地消除，以形成离开源极/漏电极的横向间隔物。

3. 发明申请

WO2014039033A1 METHOD OF PRODUCING A MICROELECTRONIC DEVICE IN A MONOCRYSTALLINE SEMICONDUCTOR SUBSTRATE WITH ISOLATION TRENCHES PARTIALLY FORMED UNDER AN ACTIVE REGION 审中-公开
标题翻译：在单晶半导体衬底中生产微电子器件的方法，其具有在活性区域下部分形成的隔离斜面
公开(公告)号：WO2014039033A1
公开(公告)日：2014-03-13
申请号：PCT/US2012/053767
申请日：2012-09-05
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES , STMICROELECTRONICS, INC. , VINET, Maud , LOUBET, Nicolas , WACQUEZ, Romain
发明人： VINET, Maud , LOUBET, Nicolas , WACQUEZ, Romain
IPC分类号： H01L21/762
CPC分类号： H01L21/76224 , H01L21/3065 , H01L21/31116 , H01L21/76232 , H01L21/76283 , H01L21/823481 , H01L29/04 , H01L29/045 , H01L29/0653 , H01L29/66772
摘要： A method of producing a microelectronic device in a substrate comprising a first semiconductor layer, a dielectric layer and a second monocrystalline semiconductor layer, comprising the following steps: etching a trench through the first semiconductor layer and the dielectric layer, and such that the trench delimits one active region of the microelectronic device, chemical vapor etching of the second semiconductor layer, at the level of the bottom wall of the trench, according to at least two crystalline planes of the second semiconductor layer such that an etched part of the second semiconductor layer extends under a part of the active region, filling of the trench and of said etched part of the second semiconductor layer with a dielectric material.
摘要翻译：一种在包括第一半导体层，电介质层和第二单晶半导体层的衬底中制造微电子器件的方法，包括以下步骤：通过第一半导体层和电介质层蚀刻沟槽，并且使得沟槽限定根据所述第二半导体层的至少两个晶面，所述微电子器件的一个有源区域，所述第二半导体层的所述第二半导体层的所述第二半导体层的蚀刻部分在所述沟槽的底壁的水平面上进行化学气相蚀刻，在有源区域的一部分下延伸，用介电材料填充沟槽和第二半导体层的所述蚀刻部分。

4. 发明申请

WO2012015393A1 TRANSISTOR WITH COUNTER-ELECTRODE CONNECTION AMALGAMATED WITH THE SOURCE/DRAIN CONTACT 审中-公开
标题翻译：带有与电源/漏液接触的反电极连接的晶体管
公开(公告)号：WO2012015393A1
公开(公告)日：2012-02-02
申请号：PCT/US2010/043337
申请日：2010-07-27
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES , STMICROELECTRONICS, INC. , VINET, Maud , LIU, Qing
发明人： VINET, Maud , LIU, Qing
IPC分类号： H01L21/336 , H01L21/74 , H01L29/786
CPC分类号： H01L29/78 , H01L21/743 , H01L21/76895 , H01L21/823418 , H01L21/823475 , H01L21/823814 , H01L21/823871 , H01L21/84 , H01L29/41733 , H01L29/66477 , H01L29/66772 , H01L29/78645 , H01L29/78648
摘要： Transistor with counter-electrode connection amalgamated with the source/drain contact The field effect device (7) comprises an active area (5) made from semi-conducting material (4) and a gate electrode (8) separated from the active area (5) by a dielectric gate material (9). A counter-electrode (14) is separated from the active area (5) by a layer (3) of electrically insulating material. Two source/drain contacts (12, 13) are arranged on the active area (5) on each side of the gate electrode (8). One of the source/drain contacts (13) is made from a single material, overspills from the active area (5) and connects the active area (5) with the counter-electrode (14). The counter-electrode contact (13) is delineated by a closed peripheral insulating pattern (6).
摘要翻译：具有与源极/漏极接触连接的对电极连接的晶体管场效应器件（7）包括由半导电材料（4）制成的有源区域（5）和与有源区域（5）分离的栅电极（8））通过介质栅极材料（9）。反电极（14）通过电绝缘材料层（3）与有源区域（5）分离。在栅电极（8）的每一侧上的有源区（5）上布置有两个源极/漏极触点（12,13）。源极/漏极触点（13）中的一个由单个材料制成，从有源区域（5）突出并且将有源区域（5）与对电极（14）连接。对电极触点（13）由封闭的外围绝缘图案（6）描绘。

5. 发明申请

WO2014074096A1 METHOD FOR FABRICATING MICROELECTRONIC DEVICES WITH ISOLATION TRENCHES PARTIALLY FORMED UNDER ACTIVE REGIONS 审中-公开
标题翻译：用于在有源区域部分地形成隔离斜面的微电子器件制造方法
公开(公告)号：WO2014074096A1
公开(公告)日：2014-05-15
申请号：PCT/US2012/064110
申请日：2012-11-08
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES , STMICROELECTRONICS, INC.
发明人： VINET, Maud , MIGNOT, Sylvie , WACQUEZ, Romain
IPC分类号： H01L21/336
CPC分类号： H01L21/76283 , H01L21/311 , H01L21/76232 , H01L21/84 , H01L29/0649
摘要： Method of producing a microelectronic device in a substrate comprising a first semiconductor layer, a first dielectric layer and a second semiconductor layer, comprising the following steps: etching of a trench through the first semiconductor layer, the first dielectric layer and a part of the second semiconductor layer, defining one active region, and such that, at the level of the second semiconductor layer, a part of the trench extends under a part of the active region, etching of the second dielectric layer such that remaining portions of the second dielectric layer forms portions of dielectric material extending under a part of the active region, deposition of a third dielectric layer in the trench such that the trench is filled with the dielectric materials of the second and third dielectric layers and forms an isolation trench.
摘要翻译：在包括第一半导体层，第一介电层和第二半导体层的衬底中制造微电子器件的方法，包括以下步骤：通过第一半导体层，第一电介质层和第二电介质层的一部分蚀刻沟槽半导体层，限定一个有源区，并且使得在第二半导体层的一级，沟槽的一部分在有源区的一部分之下延伸，蚀刻第二介电层，使得第二介电层的剩余部分形成在有源区的一部分下方延伸的电介质材料的部分，在沟槽中沉积第三电介质层，使得沟槽被第二和第三电介质层的电介质材料填充并形成隔离沟槽。

6. 发明申请

WO2014172159A1 DEFECTIVE P-N JUNCTION FOR BACKGATED FULLY DEPLETED SILICON ON INSULATOR MOSFET 审中-公开
标题翻译：绝缘栅场效应晶体管上充满沉积硅的缺陷P-N结
公开(公告)号：WO2014172159A1
公开(公告)日：2014-10-23
申请号：PCT/US2014/033477
申请日：2014-04-09
申请人： INTERNATIONAL BUSINESS MACHINE CORPORATION , STMICROELECTONICS, INC. , COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES
发明人： CHENG, Kangguo , DORIS, Bruce, B. , GRENOUILLET, Laurent , KHAKIFIROOZ, Ali , LE TIEC, Yannick , LIU, Qing , VINET, Maud
IPC分类号： H01L21/761 , H01L29/06
CPC分类号： H01L21/2253 , H01L21/761 , H01L21/7624 , H01L21/76243 , H01L21/76283 , H01L21/84 , H01L27/1203 , H01L29/0684 , H01L29/66477 , H01L29/66772 , H01L29/78612 , H01L29/78648
摘要： Methods for semiconductor fabrication include forming (304) a well in a semiconductor substrate. A pocket is formed (306) within the well, the pocket having an opposite doping polarity as the well to provide a p-n junction between the well and the pocket. Defects are created (310) at the p-n junction such that a leakage resistance of the p-n junction is decreased.
摘要翻译：用于半导体制造的方法包括在半导体衬底中形成阱（304）。在阱内形成口袋（306），该口袋具有与阱相反的掺杂极性，以在阱和口袋之间提供p-n结。在p-n结产生缺陷（310），使得p-n结的漏电阻降低。

7. 发明申请

WO2014037410A1 PROCÉDÉ DE GRAVURE D'UN MATÉRIAU SEMICONDUCTEUR CRISTALLIN PAR IMPLANTATION IONIQUE PUIS GRAVURE CHIMIQUE À BASE DE CHLORURE D'HYDROGÈNE 审中-公开
标题翻译：通过离子注入蚀刻晶体半导体的方法，即基于氯化物的化学蚀刻
公开(公告)号：WO2014037410A1
公开(公告)日：2014-03-13
申请号：PCT/EP2013/068299
申请日：2013-09-04
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES
发明人： GRENOUILLET, Laurent , VINET, Maud , WACQUEZ, Romain
IPC分类号： H01L21/302 , H01L21/306 , H01L21/3065 , H01L21/762 , H01L29/66 , G02B1/00 , B82Y40/00
CPC分类号： H01L21/76283 , B82Y40/00 , H01L21/26506 , H01L21/26586 , H01L21/266 , H01L21/302 , H01L21/30604 , H01L21/3065 , H01L21/76232 , H01L29/42384 , H01L29/66772 , H01L29/78654
摘要： L'invention décrit un procédé de gravure d'un matériau semiconducteur (114) cristallin, caractérisé en ce qu'il comprend : au moins une implantation ionique réalisée en implantant une pluralité d'ions (121) dans au moins un volume (113) du matériau semiconducteur (114) de sorte à rendre amorphe le matériau semi-conducteur dans le au moins un volume (113) implanté et à conserver le matériau semiconducteur (114) dans un état cristallin en dehors (112) du au moins un volume (113) implanté, et au moins une gravure chimique à base de chlorure d'hydrogène, sélective du matériau semi-conducteur amorphe par rapport au matériau semi-conducteur cristallin, pour retirer le matériau semi-conducteur dans le au moins un volume (113) et pour conserver le matériau semi-conducteur en dehors (112) du au moins un volume (113).
摘要翻译：本发明描述了一种用于蚀刻晶体半导体（114）的方法，其特征在于，其包括：通过在半导体（114）的至少一个体积（113）中注入多个离子（121）而实现的至少一个离子注入以使所述半导体在所述至少一个注入体积（113）中是非晶体的，并且将所述半导体（114）保持在所述至少一个植入体积（113）外侧（112）的结晶状态。以及至少一种基于氯化氢的化学蚀刻，选择性地在结晶半导体上的非晶半导体，以去除至少一个体积（113）中的半导体材料并将半导体材料保持在外部（112）处至少一个卷（113）。

8. 发明申请

WO2014037411A1 PROCÉDÉ DE RÉALISATION DE TRANSISTORS FET 审中-公开
标题翻译：生产FET晶体管的工艺
公开(公告)号：WO2014037411A1
公开(公告)日：2014-03-13
申请号：PCT/EP2013/068300
申请日：2013-09-04
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES
发明人： GRENOUILLET, Laurent , VINET, Maud , WACQUEZ, Romain
IPC分类号： H01L29/66 , H01L29/786
CPC分类号： H01L29/66477 , H01L21/2652 , H01L21/28008 , H01L21/3065 , H01L29/0653 , H01L29/1083 , H01L29/4236 , H01L29/42384 , H01L29/66621 , H01L29/66651 , H01L29/66772 , H01L29/7838 , H01L29/7841 , H01L29/78651
摘要： L'invention concerne notamment la réalisation d'un transistor à effet de champ à partir d'un empilement de couches formant un substrat de type semi-conducteur sur isolant, l'empilement présentant une couche superficielle d'une épaisseur initiale, faite en un matériau semi-conducteur cristallin et recouverte d'une couche de protection, le procédé étant caractérisé en ce qu'il comprend les étapes suivantes: - définition par photolithographie dans la couche de protection d'un motif de grille; - gravure du motif de grille dans la couche superficielle de façon à laisser en place une épaisseur de la couche de matériau semi-conducteur, ladite épaisseur définissant la hauteur d'un canal de conduction du transistor à effet de champ; - formation d'une grille (120) dans le motif de grille; - formation dans la couche superficielle et de part et d'autre de la grille (120) de zones (110) de source et de drain, en conservant en ces zones l'épaisseur initiale de la couche superficielle.
摘要翻译：本发明特别涉及从形成绝缘体上半导体衬底的层的堆叠制造场效应晶体管，所述堆叠包括由晶体半导体材料制成并覆盖有保护层的初始厚度的表面层该方法的特征在于其包括以下步骤：通过光刻法限定保护层中的栅极图案; 将栅极图案蚀刻到表面层中以便将半导体材料层的厚度保持在适当位置，所述厚度限定场效应晶体管的导电沟道的高度; 在栅极图案中形成栅极（120）; 以及在所述表面层和所述浇口（120）的任一侧，在所述源区和漏区（110）中形成所述表面层的初始厚度，同时在所述区域中保留所述初始厚度。

9. 发明申请

WO2014026996A1 MATCHING OF TRANSISTORS 审中-公开
标题翻译：晶体管的匹配
公开(公告)号：WO2014026996A1
公开(公告)日：2014-02-20
申请号：PCT/EP2013/066930
申请日：2013-08-13
申请人： SOITEC , COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES
发明人： ALLIBERT, Frédéric , VINET, Maud
IPC分类号： H01L27/02 , H01L27/085 , H01L27/12
CPC分类号： H01L29/0696 , G06F17/5081 , H01L21/823412 , H01L27/0207 , H01L27/085 , H01L27/11 , H01L27/1203
摘要： The present invention relates to a pair of transistors wherein each transistor of said transistor pair is made of several sub-transistors, and each sub-transistor of a transistor has a sub-transistor channel length and has a sub-transistor channel width, said sub-transistor channel length being substantially equal to the transistor channel length, and said sub-transistor channel width being smaller than the transistor channel width, so that the sum of the sub-transistor channel widths of the sub-transistors of a transistor is substantially equal to the channel width of said transistor, wherein each sub-transistor (43) of a transistor of said transistor pair is spaced apart from at least one adjoining sub-transistor (44) of the other transistor of said transistor pair by a distance D less than half the transistor channel width, said distance D between two sub-transistors (43, 44) being measured between the respective center of the channels of said sub-transistors.
摘要翻译：本发明涉及一对晶体管，其中所述晶体管对的每个晶体管由多个子晶体管构成，并且晶体管的每个子晶体管具有子晶体管沟道长度并具有子晶体管沟道宽度，所述子晶体管晶体管沟道长度基本上等于晶体管沟道长度，并且所述子晶体管沟道宽度小于晶体管沟道宽度，使得晶体管的子晶体管的子晶体管沟道宽度之和基本相等所述晶体管对的晶体管的每个子晶体管（43）与所述晶体管对的另一个晶体管的至少一个相邻的子晶体管（44）间隔开距离D较小超过晶体管沟道宽度的一半，则在所述子晶体管的沟道的相应中心之间测量两个子晶体管（43,44）之间的所述距离D.

10. 发明申请

WO2021184065A1 A QUANTUM PROCESSING ELEMENT AND SYSTEM 审中-公开
公开(公告)号：WO2021184065A1
公开(公告)日：2021-09-23
申请号：PCT/AU2021/050232
申请日：2021-03-16
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES , SILICON QUANTUM COMPUTING PTY LIMITED
发明人： VINET, Maud , HUTIN, Louis , GILBERT, William James , SARAIVA DE OLIVEIRA, Andre Luiz , ESCOTT, Christopher Colin
IPC分类号： B82Y10/00 , G06N10/00
摘要： The present disclosure provides a quantum processing device comprising: one or more functional nanowires, each functional nanowire connected to at least one of a source and a drain; a sensing nanowire spaced from the one or more functional nanowires and connected to at least one of a source and a drain; one or more gate electrodes capacitively coupled with each of the one or more functional nanowires; one or more electrodes capacitively coupled with the sensing nanowire; and a floating coupler positioned between and electrostatically coupling the one or more functional nanowires and the sensing nanowire; and a controller connected to the one or more gates of the sensing nanowire and the one or more gates of the one or more functional nanowires.

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