专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR101965709B1 3차원 반도체 메모리 장치 有权
公开(公告)号：KR101965709B1
公开(公告)日：2019-08-14
申请号：KR1020110106460
申请日：2011-10-18
申请人： 삼성전자주식회사
发明人： 심선일 , 윤장근 , 최정혁 , 최정달 , 장재훈 , 설광수
IPC分类号： H01L27/115 , H01L21/8247

2. 发明授权

KR100830579B1 비휘발성 메모리 장치 및 그 형성 방법 失效
标题翻译：非易失性存储器件及其形成方法
公开(公告)号：KR100830579B1
公开(公告)日：2008-05-21
申请号：KR1020060101966
申请日：2006-10-19
申请人： 삼성전자주식회사
发明人： 박봉태 , 최정혁
IPC分类号： H01L27/115
CPC分类号： H01L27/115 , H01L27/11521 , H01L29/42324
摘要： 비휘발성 메모리 장치 및 그 형성 방법이 제공된다. 상기 비휘발성 메모리 장치는 반도체 기판에 배치되어 활성 영역들을 한정하는 소자 분리막, 상기 활성 영역들 상에 배치된 부유 게이트들, 상기 부유 게이트들 상에 배치되는 워드 라인을 포함하며, 상기 소자 분리막은 그 상부에서 상기 부유 게이트들과 이격되어 배치되는 오목 영역을 갖고, 상기 워드 라인은 상기 오목 영역에 삽입되는 돌출부를 갖는다.
비휘발성, 부유 게이트용 패턴, 소자 분리막

3. 发明公开

KR1020080033614A 비휘발성 메모리 소자 및 그 제조 방법 无效
标题翻译：非挥发性记忆体装置及其制造方法
公开(公告)号：KR1020080033614A
公开(公告)日：2008-04-17
申请号：KR1020060099301
申请日：2006-10-12
申请人： 삼성전자주식회사
发明人： 임민환 , 이운경 , 최정혁
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11521 , H01L21/28273 , H01L21/76224 , H01L21/76838 , H01L27/11526
摘要： A non volatile memory device and a method for fabricating the same are provided to prevent a trench side wall pitting by securing a process margin when forming a recess region, and to prevent deterioration of device property caused by a current leakage by keeping a predetermined interval between an activation region and a control gate. A device isolation layer(144) defines an active region and a field region of a semiconductor substrate, and includes a recess region having a predetermined depth. A floating gate(FG) comprises a first gate pattern(136) and a second gate pattern(152), and comprises at least one part which is wider than the width of the active region. The first gate pattern is located on the active region by inserting a tunnel insulating layer. The second gate pattern is located on a sidewall of the first gate pattern, and a lower part of the second gate pattern is located on the upper level than the lower part of the first gate pattern. A control gate(170) is located above the floating gate by inserting a dielectric layer.
摘要翻译：提供一种非易失性存储器件及其制造方法，用于通过在形成凹陷区域时确保工艺余量来防止沟槽侧壁点蚀，并且通过保持预定的间隔来防止由电流泄漏引起的器件特性的劣化激活区域和控制门。器件隔离层（144）限定半导体衬底的有源区和场区，并且包括具有预定深度的凹陷区。浮动栅极（FG）包括第一栅极图案（136）和第二栅极图案（152），并且包括比有源区域的宽度宽的至少一个部分。通过插入隧道绝缘层，第一栅极图案位于有源区上。第二栅极图案位于第一栅极图案的侧壁上，并且第二栅极图案的下部位于比第一栅极图案的下部更高的电平上。控制栅极（170）通过插入电介质层位于浮动栅极上方。

4. 发明公开

KR1020080030849A 반도체 메모리 장치 및 그 형성 방법 有权
标题翻译：半导体存储器件及其形成方法
公开(公告)号：KR1020080030849A
公开(公告)日：2008-04-07
申请号：KR1020060097321
申请日：2006-10-02
申请人： 삼성전자주식회사
发明人： 이창섭 , 최정혁 , 이운경 , 송재혁 , 오동연
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/115 , H01L27/11521 , H01L21/28273 , H01L21/76897 , H01L27/2436 , H01L27/2463
摘要： A semiconductor memory device and a method for manufacturing the same are provided to reduce coupling disturbance being generated between adjacent cells when a programming operation is performed by arranging bit lines in a memory block in the order of even/even/odd/odd bit lines. Select transistors and cell transistors are formed on a semiconductor substrate(101). Bit lines are formed on the selective transistors and the cell transistors. The bit lines are electrically to the selective transistors. The bit lines are formed in at least two heights. The bit lines are configured with a pair of even bit lines(131E_1,131E_2) having first and second heights, and a pair of odd bit lines(1310_1,1310_2) having third and fourth heights. The pair of even bit lines and the pair of odd bit lines are alternatively arranged. The first height is same with the third height and the second height is same with the fourth height.
摘要翻译：提供一种半导体存储器件及其制造方法，用于通过以偶数/偶数/奇数/奇数位线的顺序排列存储器块中的位线来执行编程操作时，减少相邻单元之间产生的耦合干扰。选择晶体管和单元晶体管形成在半导体衬底（101）上。位线形成在选择性晶体管和单元晶体管上。位线与选择性晶体管电连接。位线至少形成两个高度。位线配置有具有第一和第二高度的一对偶数位线（131E_1,131E_2）和具有第三和第四高度的一对奇数位线（1310_1,1310_2）。交替地布置了该对偶数位线和一对奇数位线。第一高度与第三高度相同，第二高度与第四高度相同。

5. 发明授权

KR100684875B1 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100684875B1
公开(公告)日：2007-02-20
申请号：KR1020040097003
申请日：2004-11-24
申请人： 삼성전자주식회사
发明人： 최정혁 , 신윤승
IPC分类号： H01L27/115
CPC分类号： H01L27/115 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/11526 , H01L27/11546 , H01L27/11551
摘要： 반도체 장치 및 그 제조 방법을 제공한다. 이 반도체 장치는 반도체기판, 상기 반도체기판 상에 형성되는 하부 트랜지스터들, 상기 하부 트랜지스터들이 형성된 반도체기판 상에 배치되는 복수개의 반도체패턴들, 상기 반도체패턴 상에 형성되는 상부 트랜지스터 구조체, 상기 반도체기판 및 상기 반도체패턴들 사이에 배치되는 층간절연막들 및 상기 층간절연막들을 관통하여 상기 하부 트랜지스터들과 상기 상부 트랜지스터 구조체를 전기적으로 연결시키는 배선 구조체들을 구비한다.

6. 发明公开

KR1020070001687A 낸드형 불휘발성 메모리 장치 및 그 제조 방법 失效
标题翻译： NAND型非易失性存储器件及其制造方法
公开(公告)号：KR1020070001687A
公开(公告)日：2007-01-04
申请号：KR1020050057299
申请日：2005-06-29
申请人： 삼성전자주식회사
发明人： 이운경 , 최정혁
IPC分类号： H01L27/115
CPC分类号： H01L27/115 , H01L27/11521 , H01L27/11524 , H01L21/823468
摘要： A NAND type nonvolatile memory apparatus and its manufacturing method are provided to improve program disturbance characteristics and to increase a sensing margin by preventing sensing mis-operation during a reading operation. A string select transistor(SSL) and a ground select transistor(GSL) are formed on a semiconductor substrate(100). The string select transistor and the ground select transistor have select source/drain regions(120,130,140,150) that are separated from each other. Plural memory cell transistors(MT1-MTn) are formed on the semiconductor substrate between the string select transistor and the ground select transistor. The memory cell transistors are connected in serial to each other. The memory cell transistors have cell source/drain regions(160) that are separated from each other. A recess region(180) is formed on at least one of the select drain region of the ground select transistor and the select source region of the string select transistor. Impurity concentrations of the select drain region of the ground select transistor and the select source region of the string select transistor are different from at least one impurity concentration of the cell source/drain regions.
摘要翻译：提供NAND型非易失性存储装置及其制造方法，以通过防止在读取操作期间的检测误操作来改善程序干扰特性并增加感测余量。在半导体衬底（100）上形成串选择晶体管（SSL）和接地选择晶体管（GSL）。串选择晶体管和接地选择晶体管具有彼此分离的选择源/漏区（120,130,140,150）。多个存储单元晶体管（MT1-MTn）形成在串选择晶体管和接地选择晶体管之间的半导体衬底上。存储单元晶体管彼此串联连接。存储单元晶体管具有彼此分离的单元源极/漏极区域（160）。在地选择晶体管的选择漏极区域和串选择晶体管的选择源极区域中的至少一个上形成凹部区域（180）。接地选择晶体管的选择漏极区域和串选择晶体管的选择源极区域的杂质浓度与电池源极/漏极区域的至少一个杂质浓度不同。

7. 发明授权

KR100487532B1 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법 有权
标题翻译：具有浅层隔离结构的闪存存储器件及其制造方法
公开(公告)号：KR100487532B1
公开(公告)日：2005-05-03
申请号：KR1020020044637
申请日：2002-07-29
申请人： 삼성전자주식회사
发明人： 신왕철 , 신진현 , 최정혁
IPC分类号： H01L29/788
CPC分类号： H01L27/11521 , H01L27/115
摘要： 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 반도체 기판과, 반도체 기판에 형성된 복수개의 나란한 트렌치들과, 트렌치 내에 채워진 소자분리 패턴을 가진다. 소자분리패턴은 상부가 반도체 기판의 상부면으로 부터 돌출되고, 돌출된 상부는 경사진 측벽을 갖는다. 소자분리패턴의 상부면의 폭은 트렌치의 상부 폭보다 좁다. 경사진 측벽을 갖는 돌출된 소자분리패턴을 형성하는 방법은 반도체 기판 상에 서로 평행한 하드마스크 패턴 및 이들 사이의 기판에 트렌치를 형성한다. 트렌치의 내부 및 트렌치 양측에 인접한 하드마스크 패턴 사이의 영역에 채워진 절연막패턴을 형성하고, 하드마스크 패턴을 제거하여 반도체 기판의 상부면으로부터 돌출된 절연막 패턴의 상부 측벽을 노출시킨다. 절연막 패턴을 등방성 식각하여 반도체 기판의 상부면으로 부터 돌출된 상부를 갖는 소자분리 패턴을 형성한다. 소자분리 패턴의 상부면의 폭은 상기 트렌치의 상부 폭보다 좁게 형성한다.

8. 发明授权

KR100462175B1 부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그제조방법 有权
标题翻译： 부유게이트를갖는비휘발성메모리소자의셀및및그제조방
公开(公告)号：KR100462175B1
公开(公告)日：2004-12-16
申请号：KR1020020007297
申请日：2002-02-08
申请人： 삼성전자주식회사
发明人： 이창현 , 박규찬 , 최정혁 , 허성회
IPC分类号： H01L27/115 , H01L21/8247 , H01L29/788
CPC分类号： H01L27/11521 , H01L27/115 , H01L27/11519 , Y10S257/905
摘要： This disclosure provides cells of nonvolatile memory devices with floating gates and methods for fabricating the same. The cell of the nonvolatile memory device includes device isolation layers in parallel with each other on a predetermined region of a semiconductor substrate that define a plurality of active regions. Each device isolation layer has sidewalls that project over the semiconductor substrate. A plurality of word lines crosses over the device isolation layers. A tunnel oxide layer, a floating gate, a gate interlayer dielectric layer, and a control gate electrode are sequentially stacked between each active region and each word line. The floating gate and the control gate electrode have sidewalls that are self-aligned to the adjacent device isolation layers. The method for forming the self-aligned floating gate and the control gate electrode includes forming trenches in a semiconductor substrate to define a plurality of active regions and concurrently forming an oxide layer pattern, a floating gate pattern, a dielectric layer pattern and a control gate pattern that are sequentially stacked. A conductive layer is then formed on the device isolation layers and the control gate pattern. Thereafter, the conductive layer, the control gate pattern, the dielectric layer pattern, the floating gate pattern, and the oxide layer pattern are successively patterned.
摘要翻译：本公开提供了具有浮动栅极的非易失性存储器件的单元及其制造方法。非易失性存储器件的单元包括在限定多个有源区的半导体衬底的预定区域上彼此平行的器件隔离层。每个器件隔离层具有突出到半导体衬底上的侧壁。多个字线跨越器件隔离层。在每个有源区和每个字线之间顺序地堆叠隧道氧化物层，浮置栅极，栅极层间电介质层和控制栅电极。浮动栅极和控制栅极电极具有与相邻器件隔离层自对准的侧壁。用于形成自对准浮置栅极和控制栅电极的方法包括：在半导体衬底中形成沟槽以限定多个有源区并且同时形成氧化物层图案，浮置栅极图案，电介质层图案和控制栅极依次堆叠的图案。然后在器件隔离层和控制栅极图案上形成导电层。之后，依次图案化导电层，控制栅极图案，电介质层图案，浮置栅极图案和氧化物层图案。

9. 发明授权

KR100343137B1 불휘발성 메모리 장치 및 그 제조방법 失效
标题翻译：非易失性存储器件及其制造方法
公开(公告)号：KR100343137B1
公开(公告)日：2002-07-05
申请号：KR1019990012025
申请日：1999-04-07
申请人： 삼성전자주식회사
发明人： 이헌규 , 김종한 , 최정혁
IPC分类号： H01L27/115
摘要： 불휘발성메모리장치및 그제조방법에관해개시되어있다. 셀영역에형성되어터널링산화막으로사용되는게이트절연막을질화된산화막으로형성하되, 주변회로영역에형성되는트랜지스터의게이트절연막을이보다먼저형성하여셀 영역에질화된산화막으로게이트절연막을형성시주변회로영역의게이트산화막을옥시나이트라이드막등으로전환시킨다. 이와같은방법으로셀 영역에질화된산화막을형성하면주변회로부에형성되는트랜지스터를특성저하없이형성할수 있다. 또한, 주변회로영역에서게이트절연막을정상적으로성장시킬수 있고, 기판과게이트절연막의본딩이약화되는것과전하의트랩핑사이트(trapping sites) 및게이트절연막사이의불균일성장이증가되는것을방지할수 있다.

10. 发明授权

KR100316714B1 플래쉬 메모리소자의 셀 제조방법 失效
标题翻译：闪存器件单元制造方法
公开(公告)号：KR100316714B1
公开(公告)日：2001-12-12
申请号：KR1019990025819
申请日：1999-06-30
申请人： 삼성전자주식회사
发明人： 이찬조 , 윤재선 , 최정혁
IPC分类号： H01L27/115
摘要： 본발명은플래쉬메모리소자의셀을제조하는방법에관한것으로, 반도체기판의활성영역에터널산화막을형성하고, 터널산화막이형성된반도체기판전면에반도체막(semiconductor layer), 보호막, 및제1 도전막을차례로형성한다. 제1 도전막을패터닝하여제1 도전막패턴을형성하고, 제1 도전막패턴측벽에스페이서를형성한다. 스페이서및 제1 도전막패턴을식각마스크로사용하여보호막패턴을식각함으로써제1 도전막패턴보다넓은폭을갖는보호막패턴을형성한다. 보호막패턴에의해노출되는반도체막을식각하여터널산화막을덮는반도체막패턴을형성함과동시에제1 도전막패턴및 스페이서를제거한다. 보호막패턴을습식식각공정으로제거하여반도체막패턴을노출시킨다. 반도체막패턴을이온주입공정으로도우핑시키고, 도우핑된반도체막패턴이형성된반도체기판전면에층간절연막및 제2 도전막을형성한다. 제2 도전막, 층간절연막및 도우핑된반도체막패턴을차례로패터닝하여터널산화막의소정영역을덮는부유게이트를형성함과동시에부유게이트상부를지나는층간절연막패턴및 제어게이트전극역할을하는워드라인을형성한다.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式