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1. 发明专利

KR20210032669A KR20210032669A - Time-of-Flight sensor and method of calibrating errors in the same 审中-公开
公开(公告)号：KR20210032669A
公开(公告)日：2021-03-25
申请号：KR1020190113980A
申请日：2019-09-17
申请人： 삼성전자주식회사
发明人： 강문천 , 배광혁 , 고하영 , 서덕찬 , 이철웅
IPC分类号： G01S7/497 , G01S17/08
CPC分类号： G01S7/497 , G01S17/08 , G01S7/4808
摘要： 비행 시간 센서의 에러 보정 방법은, 변조 신호에 기초하여 변조된 송신 광을 테스트 피사체에 조사하는 단계, 버퍼 체인 회로를 이용하여 서로 다른 복수의 로컬 지연 위상들을 갖는 복수의 복조 신호들을 발생하는 단계, 상기 복수의 복조 신호들을 비행 시간 센서의 복수의 픽셀 그룹들에 각각 제공하고 상기 복수의 복조 신호들에 기초하여 상기 테스트 피사체로부터 반사된 수신 광을 샘플링하여 측정 위상차들을 제공하는 단계, 상기 측정 위상차들에 기초하여 상기 송신 광과 상기 수신 광의 위상차에 의존하는 위글링 에러를 결정하는 단계 및 상기 위글링 에러에 기초하여 상기 비행 시간 센서에 의해 측정된 타겟 피사체까지의 거리를 보정하는 단계를 포함한다. 버퍼 체인 회로를 이용하여 인위적인 로컬 지연 위상들을 발생함으로써 비행 시간 센서의 에러 보정의 효율성과 정확도를 현저하게 향상시킬 수 있다.

2. 发明授权

KR102050779B1 반도체 소자 및 이의 제조 방법 有权
公开(公告)号：KR102050779B1
公开(公告)日：2019-12-02
申请号：KR1020130067855
申请日：2013-06-13
申请人： 삼성전자주식회사
发明人： 김국태 , 김영탁 , 손호성 , 원석준 , 이지혜 , 이철웅
IPC分类号： H01L29/78 , H01L21/336

3. 发明公开

KR1020170012640A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020170012640A
公开(公告)日：2017-02-03
申请号：KR1020150103120
申请日：2015-07-21
申请人： 삼성전자주식회사
发明人： 이철웅 , 곽한승 , 오영묵
IPC分类号： H01L29/78 , H01L29/66
CPC分类号： H01L21/823481 , H01L21/823431 , H01L21/823437 , H01L21/823462 , H01L21/823468 , H01L27/0207 , H01L27/088 , H01L27/0886 , H01L27/1104 , H01L29/0649
摘要： 반도체장치및 그제조방법이제공된다. 반도체장치는반도체기판상에서서로수직하는제 1 방향및 제 2 방향을따라서로이격되어배열된게이트전극들로서, 상기게이트전극들은상기제 1 방향에서장축을갖는것; 상기제 1 방향을따라연장되며, 상기게이트전극들의측벽들을덮는게이트스페이서들; 및상기제 1 방향에서인접하는상기게이트전극들사이와상기제 2 방향에서인접하는상기게이트스페이서들사이에배치된게이트분리패턴들을포함한다.
摘要翻译：提供半导体器件及其制造方法。半导体器件可以在衬底上包括栅电极。每个栅电极的纵向方向可以在第一方向上延伸，并且栅电极中的一个可以沿第一方向布置。半导体器件还可以包括在第一方向上延伸的第一和第二栅极间隔件以及栅极电极的相应侧壁。第一和第二栅极间隔物可以在不同于第一方向的第二方向上彼此间隔开。半导体器件还可以包括栅极分离图案，并且栅极分离图案中的一个可以在第一方向上彼此相邻的栅电极中的两个之间以及第一和第二栅极间隔物之间。

4. 发明公开

KR1020140066042A 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자 审中-实审
标题翻译：形成具有嵌入式压力机和相关装置的半导体器件的方法
公开(公告)号：KR1020140066042A
公开(公告)日：2014-05-30
申请号：KR1020120133248
申请日：2012-11-22
申请人： 삼성전자주식회사
发明人： 신동석 , 이철웅 , 정회성 , 김영탁 , 이내인
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7848 , H01L21/02636 , H01L21/30604 , H01L21/823412 , H01L21/823425 , H01L21/823468 , H01L21/823807 , H01L21/823814 , H01L21/823864 , H01L27/088 , H01L29/045 , H01L29/0603 , H01L29/0649 , H01L29/0653 , H01L29/0847 , H01L29/165 , H01L29/167 , H01L29/66545 , H01L29/6656 , H01L29/66568 , H01L29/66575 , H01L29/66636 , H01L29/7833 , H01L29/7834 , H01L29/66795 , H01L29/785
摘要： A substrate having an active region is prepared. A lightly doped drain (LDD) is formed in the active region. A high speed etching region containing phosphorus (P) is formed in the active region. A first trench is formed by removing the high speed etching region. A second trench is formed by extending the first trench using a directional etching process. The active region has a sigma-shape (∑-shape) formed by the second trench. An embedded stressor is formed in the second trench. A gate electrode is formed on the active region.
摘要翻译：制备具有活性区域的基材。在有源区中形成轻掺杂漏极（LDD）。在活性区域中形成含有磷（P）的高速蚀刻区域。通过去除高速蚀刻区域形成第一沟槽。通过使用定向蚀刻工艺来延伸第一沟槽来形成第二沟槽。有源区具有由第二沟槽形成的σ形（Σ形）。在第二沟槽中形成嵌入式应力器。在有源区上形成栅电极。

5. 发明授权

KR100705564B1 네트워크에서의 자원 관리 장치 및 방법 失效
标题翻译：用于管理网络资源的设备和方法
公开(公告)号：KR100705564B1
公开(公告)日：2007-04-10
申请号：KR1020040104505
申请日：2004-12-10
申请人： 삼성전자주식회사
发明人： 이철웅
IPC分类号： H04L12/24
CPC分类号： H04M3/36 , H04L41/0213 , H04L41/0896 , H04M7/0081
摘要： 본 발명은 MPLS(Multi Protocol Label Switching) 네트워크에서의 자원 관리에 관한 것으로, 네트워크를 구성하는 네트워크 구성요소들의 자원을 관리하기 위한 별도의 데이터베이스를 구비하고, 외부로부터의 호 서비스 요청 수신시에 상기 데이터베이스를 참조하여 상기 호를 서비스하기 위한 자원이 상기 네트워크에 존재하는지를 판단함으로써 기존에 수행되던, 네트워크 구성요소들에 대한 자원량 질의 과정을 생략할 수 있도록 한 자원 관리 장치 및 방법에 관한 것이다.
MPLS(Multi Protocol Label Switching) 네트워크, 자원 관리

6. 发明公开

KR1020020050563A 반도체 소자의 게이트 형성방법 失效
标题翻译：在TRENCH中蚀刻多晶硅层的方法
公开(公告)号：KR1020020050563A
公开(公告)日：2002-06-27
申请号：KR1020000079738
申请日：2000-12-21
申请人： 삼성전자주식회사
发明人： 오영묵 , 성석현 , 이철웅
IPC分类号： H01L21/76
摘要： PURPOSE: An etch method of a polysilicon layer in a trench is provided to minimize a polysilicon layer filled into a trench and losses of the polysilicon layer by depositing a photoresist on the polysilicon layer. CONSTITUTION: A trench is firstly formed on a semiconductor substrate(110). Then, an oxide(120) having an equal thickness is formed by a blanket method on the entire surface of the resultant structure. A polysilicon layer(130) is filled into the trench. Then, a photoresist(150) having a smaller etching selectivity than the polysilicon layer(130) is deposited on the resultant structure. At this time, the photoresist(150) is slowly etched than the polysilicon layer(130) due to a difference of an etching selectivity, thereby reducing losses of the polysilicon(130). The photoresist(150) and the polysilicon layer(130) are sequentially etched.
摘要翻译：目的：提供沟槽中的多晶硅层的蚀刻方法，以通过在多晶硅层上沉积光刻胶来最小化填充到沟槽中的多晶硅层和多晶硅层的损耗。构成：首先在半导体衬底（110）上形成沟槽。然后，在所得结构的整个表面上通过毯式方法形成具有相同厚度的氧化物（120）。多晶硅层（130）被填充到沟槽中。然后，在所得结构上沉积具有比多晶硅层（130）更小的蚀刻选择性的光致抗蚀剂（150）。此时，由于蚀刻选择性的差异，光致抗蚀剂（150）被缓慢地蚀刻成多晶硅层（130），从而减少多晶硅（130）的损耗。依次蚀刻光致抗蚀剂（150）和多晶硅层（130）。

7. 发明授权

KR102059526B1 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자 有权
公开(公告)号：KR102059526B1
公开(公告)日：2019-12-26
申请号：KR1020120133248
申请日：2012-11-22
申请人： 삼성전자주식회사
发明人： 신동석 , 이철웅 , 정회성 , 김영탁 , 이내인
IPC分类号： H01L21/336 , H01L29/78

8. 发明公开

KR1020140145421A 반도체 소자 및 이의 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140145421A
公开(公告)日：2014-12-23
申请号：KR1020130067855
申请日：2013-06-13
申请人： 삼성전자주식회사
发明人： 김국태 , 김영탁 , 손호성 , 원석준 , 이지혜 , 이철웅
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7851 , H01L29/41783 , H01L29/4966 , H01L29/4983 , H01L29/518 , H01L29/66545 , H01L29/6656 , H01L29/66795 , H01L29/78 , H01L29/7848 , H01L29/785 , H01L29/0642 , H01L21/76831 , H01L29/42356 , H01L29/4236
摘要： 저유전율 물질을 포함하는 다중 게이트 스페이서 구조를 이용함으로써, 게이트와 소오스 및/또는 드레인간의 용량 커플링(capacitive coupling) 현상을 경감시킬 수 있는 반도체 소자를 제공하는 것이다. 상기 반도체 소자는 기판 상에 형성되고, 트렌치를 포함하는 층간 절연막, 상기 트렌치 내에 형성되는 리플레이스먼트(replacement) 게이트 전극, 상기 게이트 전극의 측벽 상에 L자 모양으로 형성되는 제1 게이트 스페이서, 상기 제1 게이트 스페이서 상에, 실리콘 질화물보다 낮은 유전 상수를 갖고, L자 모양으로 형성되는 제2 게이트 스페이서, 및 상기 제2 게이트 스페이서 상에 형성되는 제3 스페이서를 포함한다.
摘要翻译：提供了使用包括具有低介电常数的材料的间隔结构来减小栅极和源极和/或漏极之间的电容耦合现象的半导体器件。半导体器件包括形成在衬底上并且包括沟槽的层间绝缘层，形成在沟槽中的替换栅电极，形成在栅电极的侧壁上以形成L形的第一栅极间隔件，形成第二栅极间隔物在第一栅极间隔物上具有L形并且介电常数低于氮化硅的介电常数，以及形成在第二栅极间隔物上的第三间隔物。

9. 发明公开

KR1020080043645A ＮＭＯＳ 게이트 전극의 형성방법 无效
标题翻译：形成NMOS栅极电极的方法
公开(公告)号：KR1020080043645A
公开(公告)日：2008-05-19
申请号：KR1020060112438
申请日：2006-11-14
申请人： 삼성전자주식회사
发明人： 이철웅 , 전성용 , 윤한식 , 성석현 , 오치관 , 이인근
IPC分类号： H01L21/336
CPC分类号： H01L21/28035 , H01L21/31111 , H01L21/32105 , H01L21/32139 , H01L21/823828
摘要： A method for forming an NMOS gate electrode is provided to prevent deterioration of speed characteristics of a device by preventing damage of an upper sidewall of a polysilicon gate electrode. A gate insulating layer(12) is formed on a semiconductor substrate(10) including an NMOS region. An NMOS gate polysilicon layer(21) doped with an n type impurity is formed on the gate insulating layer of the NMOS region. A gate hard mask pattern is formed on the NMOS gate polysilicon layer. An NMOS gate polysilicon pattern is formed by etching the NMOS gate polysilicon layer. The substrate including the NMOS gate polysilicon pattern is processed by performing an O2 or O3 process, in order to oxidize a surface of the NMOS gate polysilicon pattern. The gate hard mask pattern is removed.
摘要翻译：提供一种用于形成NMOS栅电极的方法，以通过防止多晶硅栅电极的上侧壁的损坏来防止器件的速度特性的劣化。在包括NMOS区域的半导体衬底（10）上形成栅极绝缘层（12）。掺杂有n型杂质的NMOS栅多晶硅层（21）形成在NMOS区的栅极绝缘层上。栅极硬掩模图案形成在NMOS栅极多晶硅层上。通过蚀刻NMOS栅极多晶硅层形成NMOS栅极多晶硅图案。通过执行O 2或O 3工艺来处理包括NMOS栅极多晶硅图案的衬底，以便氧化NMOS栅极多晶硅图案的表面。去除门硬掩模图案。

10. 发明公开

KR1020070073523A 반도체 소자의 금속 배선 형성 방법 无效
标题翻译：金属互连方法在半导体器件
公开(公告)号：KR1020070073523A
公开(公告)日：2007-07-10
申请号：KR1020060001500
申请日：2006-01-05
申请人： 삼성전자주식회사
发明人： 이철웅 , 이정진 , 전성용 , 성석현
IPC分类号： H01L21/28
CPC分类号： H01L21/76829 , H01L21/31116
摘要： A method for forming a metal line of a semiconductor device is provided to restrain the degradation of contact resistance between metals and to improve reliability of the metal line by reducing the generation of byproducts in an etching process on an etch stop layer using a high etch selectivity on the etch stop layer. A first interlayer dielectric(100) is formed on a semiconductor substrate. A first metal line(120) is formed in the first interlayer dielectric. An etch stop layer(300) and a second interlayer dielectric(400) are sequentially formed on the resultant structure. An opening portion for exposing the etch stop layer to the outside is formed through the second interlayer dielectric. The exposed etch stop layer is removed from the resultant structure by using a mixed gas of CH3F, Ar and O2. At this time, the first metal line is exposed to the outside. A second metal line(420) for contacting the first metal line is formed on the resultant structure.
摘要翻译：提供一种用于形成半导体器件的金属线的方法，以抑制金属之间的接触电阻的劣化并且通过使用高蚀刻选择性减少在蚀刻停止层上的蚀刻工艺中的副产物的产生来提高金属线的可靠性在蚀刻停止层上。第一层间电介质（100）形成在半导体衬底上。第一金属线（120）形成在第一层间电介质中。在所得结构上依次形成蚀刻停止层（300）和第二层间电介质（400）。通过第二层间电介质形成用于将蚀刻停止层暴露于外部的开口部分。通过使用CH 3 F，Ar和O 2的混合气体，从所得结构除去暴露的蚀刻停止层。此时，第一条金属线暴露在外面。在所得结构上形成用于接触第一金属线的第二金属线（420）。

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