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1. 发明公开

KR1020160016167A 반도체 장치 제조 방법 审中-实审
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020160016167A
公开(公告)日：2016-02-15
申请号：KR1020140099738
申请日：2014-08-04
申请人： 삼성전자주식회사
发明人： 박판귀 , 신동석 , 원석준 , 김원홍 , 이재곤
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66545 , H01L21/02057 , H01L21/0206 , H01L21/0217 , H01L21/02247 , H01L21/02332 , H01L21/31111 , H01L21/32139 , H01L21/823418 , H01L21/823437 , H01L21/823814 , H01L21/823828 , H01L29/6653 , H01L29/6656 , H01L29/66636 , H01L29/7834
摘要： 반도체장치의제조방법에서, 기판상에더미게이트구조물을형성한다. 더미게이트구조물을덮는제1 스페이서막을기판상에형성한다. 제1 스페이서막에질화공정을수행한다. 더미게이트구조물에인접한기판상부를제거하여트렌치를형성한다. 트렌치내벽을세정한다. 트렌치를채우는에피택시얼층을형성한다. 더미게이트구조물을게이트구조물로대체한다.
摘要翻译：在半导体器件的制造方法中，在基板上形成虚拟栅极结构。在基板上形成覆盖虚拟栅极结构的空间层。在第一间隔件上进行硝化处理。通过去除与虚拟栅极结构相邻的衬底的上部形成沟槽。清洁沟槽的内壁。形成填充沟槽的外延层。虚拟栅极结构被栅极结构代替。

2. 发明公开

KR1020140051602A 반도체 장치 및 반도체 장치의 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140051602A
公开(公告)日：2014-05-02
申请号：KR1020120117831
申请日：2012-10-23
申请人： 삼성전자주식회사
发明人： 원석준 , 김원홍 , 송문균 , 정형석
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28185 , H01L21/82345 , H01L21/823842 , H01L27/1104 , H01L29/4966 , H01L29/513 , H01L29/517 , H01L29/518 , H01L29/66545
摘要： Provided are a semiconductor device and a manufacturing method of the semiconductor device. The manufacturing device of the semiconductor device comprises laminating a high-dielectric material film without silicon and an insulating film containing silicon on a substrate; thermally treating the substrate on which the high-dielectric material film and the insulating film are laminated; and diffusing the silicon contained in the insulating film to the high-dielectric material film.
摘要翻译：提供半导体器件和半导体器件的制造方法。半导体器件的制造装置包括在基板上层压无硅的高电介质材料膜和含有硅的绝缘膜; 热处理层叠有高电介质材料膜和绝缘膜的基板; 并将包含在绝缘膜中的硅扩散到高电介质材料膜。

3. 发明授权

KR100919712B1 반도체 집적 회로 장치 및 그 제조 방법 失效
标题翻译：半导体集成电路器件及其制造方法
公开(公告)号：KR100919712B1
公开(公告)日：2009-10-06
申请号：KR1020070063796
申请日：2007-06-27
申请人： 삼성전자주식회사
发明人： 원석준 , 박정민
IPC分类号： H01L21/28
CPC分类号： H01L21/76897 , H01L21/31144 , H01L21/76804 , H01L21/76831 , H01L27/10811 , H01L27/10888
摘要： 도전막과 도전막을 인접하여 관통하는 콘택 간 절연성이 담보된 반도체 집적 회로 장치 및 그 제조 방법이 제공된다. 반도체 집적 회로 장치는 하부 도전막 패턴, 하부 도전막 패턴 상의 층간 절연막, 층간 절연막 상에 위치하는 상부 도전막 패턴, 상부 도전막 패턴 상의 캡핑 절연막 패턴, 상부 도전막 패턴의 측벽 및 캡핑 절연막 패턴의 측벽에 형성된 스페이서, 층간 절연막을 관통하여 하부 도전막 패턴과 전기적으로 연결되는 콘택으로서, 스페이서를 사이에 두고 상부 도전막 패턴과 이격되어 있는 콘택을 포함하되, 상부 도전막 패턴의 측벽은 캡핑 절연막 패턴의 측벽보다 리세스되어 있고, 리세스된 영역은 스페이서에 의해 매립되어 있다.
콘택, 스페이서, 리세스, 캡핑 절연막 패턴

4. 发明授权

KR100852210B1 커패시터 유닛 및 그 형성 방법 有权
标题翻译：电容器单元及其形成方法
公开(公告)号：KR100852210B1
公开(公告)日：2008-08-13
申请号：KR1020070040611
申请日：2007-04-26
申请人： 삼성전자주식회사
发明人： 박정민 , 원석준 , 송민우 , 김원홍
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L28/65 , H01G4/33 , H01G4/38 , Y10S438/957
摘要： A capacitor unit and a forming method thereof are provided to reduce a first coefficient of a VCC(Voltage Coefficient of Capacitance) by forming a control layer pattern on a lower electrode. A first capacitor includes a first lower electrode(12), a first dielectric layer pattern(22), a first upper electrode(32), and a first control layer pattern(13) formed between the first lower electrode and the first dielectric layer pattern. A second capacitor includes a second lower electrode(14), a second dielectric layer pattern(24), a second upper electrode(34), and a second control layer pattern(15) formed between the second lower electrode and the second dielectric layer pattern. The second lower electrode and the second dielectric layer pattern are connected electrically to the first upper electrode. The second upper electrode is electrically connected to the first lower electrode. The first and second lower electrodes include metals or metal nitrides. The first and second control layer patterns include at least one element selected from a group including titanium oxide, tantalum oxide, ruthenium oxide, tungsten oxide, titanium tungsten oxide, titanium oxynitride, titanium aluminum oxynitride, tantalum oxynitride, ruthenium oxynitride, and tungsten oxynitride.
摘要翻译：提供电容器单元及其形成方法，以通过在下电极上形成控制层图案来减小VCC的第一系数（电容的电压系数）。第一电容器包括第一下电极（12），第一电介质层图案（22），第一上电极（32）和形成在第一下电极和第一电介质层图案之间的第一控制层图案。第二电容器包括形成在第二下电极和第二电介质层图案之间的第二下电极（14），第二电介质层图案（24），第二上电极（34）和第二控制层图案（15）。第二下电极和第二电介质层图案电连接到第一上电极。第二上电极电连接到第一下电极。第一和第二下部电极包括金属或金属氮化物。第一控制层图案和第二控制层图案包括从包括氧化钛，氧化钽，氧化钌，氧化钨，氧化钛，氧氮化钛，氮氧化铝钛，氧氮化钽，氧氮化钌和氧氮化钨的组中选择的至少一种元素。

5. 发明授权

KR100843233B1 배선층의 양측벽에 인접하여 에어갭을 갖는 반도체 소자 및그 제조방법 有权
标题翻译：具有补充接线层的气隙的半导体器件及其制造方法
公开(公告)号：KR100843233B1
公开(公告)日：2008-07-03
申请号：KR1020070007919
申请日：2007-01-25
申请人： 삼성전자주식회사
发明人： 원석준 , 김태범
IPC分类号： H01L21/31 , H01L21/76 , H01L21/8242 , H01L27/108
CPC分类号： H01L23/5222 , H01L21/7682 , H01L23/53295 , H01L2924/0002 , H01L2924/00
摘要： A semiconductor device having an air gap adjacent to both sidewalls of a wiring layer and a manufacturing method thereof are provided to increase a ratio of an air gap by forming a thermal decomposition material layer on a supporting layer. A plurality of wiring layers(20a,20b) are formed on a supporting layer(10) and are separated from each other. A wide spacer part having a wide gap between the wiring layers has a first air gap(22a) at a constant distance from one sidewall of the wiring layers. A thermal decomposition material layer(12a) including polymer is formed in the wide space part. A narrow spacer part having a narrow gap between the wiring layers has a second air gap(22b). A unit wiring level includes the first and second air gaps and a porous insulating layer formed on the thermal decomposition material layer.
摘要翻译：提供具有与布线层的两个侧壁相邻的气隙的半导体器件及其制造方法，以通过在支撑层上形成热分解材料层来增加气隙的比例。多个布线层（20a，20b）形成在支撑层（10）上并彼此分离。在布线层之间具有宽间隙的宽间隔部分具有与布线层的一个侧壁恒定距离的第一气隙（22a）。在宽空间部分形成包含聚合物的热分解材料层（12a）。在布线层之间具有窄间隙的窄间隔部分具有第二气隙（22b）。单元布线层包括第一和第二气隙以及形成在热分解材料层上的多孔绝缘层。

6. 发明公开

KR1020070112603A ＭＩＭ 커패시터를 구비하는 반도체 집적 회로 장치 및이의 제조 방법 有权
标题翻译：具有MIM电容器的半导体集成电路器件及其制造方法
公开(公告)号：KR1020070112603A
公开(公告)日：2007-11-27
申请号：KR1020060045712
申请日：2006-05-22
申请人： 삼성전자주식회사
发明人： 원석준 , 박정민
IPC分类号： H01L27/108
CPC分类号： H01L27/0629 , H01L28/60
摘要： A semiconductor integrated circuit device having an MIM capacitor and a manufacturing method thereof are provided to form the MIM capacitor by a single photo lithographing process, and to improve current leakage property of a dielectric layer by forming the MIM capacitor within a first interlayer dielectric of a gate level for annealing in an atmosphere containing oxygen. An interlayer dielectric(140) is formed on a substrate. The MIM capacitor is composed of a bottom metal electrode(160), a dielectric layer(170) and a top metal electrode(180), and fills an opening formed within the interlayer dielectric. A top surface of the MIM capacitor exposed by the interlayer dielectric includes the MIM capacitor. An outside surface of the dielectric layer fills the upper surface of the bottom metal electrode, and is extended toward a sidewall of the opening(154) and adjoined to the sidewall, and an inner surface of the dielectric layer is adjoined to the top metal electrode. The dielectric layer covers partially the top metal electrode.
摘要翻译：提供具有MIM电容器及其制造方法的半导体集成电路器件，以通过单次光刻工艺形成MIM电容器，并且通过在第一层间电介质中形成MIM电容器来改善电介质层的漏电特性用于在含有氧的气氛中进行退火。在基板上形成层间电介质（140）。 MIM电容器由底部金属电极（160），介电层（170）和顶部金属电极（180）组成，并填充形成在层间电介质内的开口。通过层间电介质暴露的MIM电容器的顶表面包括MIM电容器。电介质层的外表面填充底部金属电极的上表面，并朝向开口（154）的侧壁延伸并与侧壁相邻，并且电介质层的内表面与顶部金属电极相邻。电介质层部分覆盖顶部金属电极。

7. 发明公开

KR1020070089431A 반도체 소자 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020070089431A
公开(公告)日：2007-08-31
申请号：KR1020060019466
申请日：2006-02-28
申请人： 삼성전자주식회사
发明人： 원석준 , 박정민
IPC分类号： H01L27/04 , H01L27/108
CPC分类号： H01L28/60 , H01L23/5223 , H01L27/0805 , H01L2924/0002 , H01L2924/00
摘要： A semiconductor device and a manufacturing method thereof are provided to remain a surface condensation of a dielectric film in a high level by forming the dielectric film in a low temperature range. A gate electrode(110) is formed on a semiconductor substrate. A capacitor lower electrode(111) is formed at the same layer as that of the gate electrode. The capacitor lower electrode and the gate electrode are made of the same material. An interlayer dielectric is formed on the resultant structure in order to cover the gate electrode and the capacitor lower electrode. The interlayer dielectric includes an opening portion(115) capable of exposing partially an upper surface of the capacitor lower electrode to the outside. A capacitor upper electrode(118) is filled in the opening portion. An interlayer dielectric film(116) is interposed between the capacitor lower electrode and the capacitor upper electrode. The interlayer dielectric film is formed in a temperature range of 650 °C or less.
摘要翻译：提供半导体器件及其制造方法，通过在低温范围内形成电介质膜来保持电介质膜的表面冷凝。在半导体衬底上形成栅电极（110）。电容器下电极（111）形成在与栅电极相同的层。电容器下电极和栅电极由相同的材料制成。为了覆盖栅电极和电容器下电极，在所得结构上形成层间电介质。层间电介质包括能够将电容器下电极的上表面部分地暴露于外部的开口部（115）。电容器上电极（118）填充在开口部分中。层间电介质膜（116）介于电容器下电极和电容器上电极之间。在650℃以下的温度范围内形成层间绝缘膜。

8. 发明授权

KR100665193B1 ＭＩＭ 커패시터를 구비하는 반도체 장치 및 그의 제조방법 有权
标题翻译：具有MIM电容器的半导体的装置及其形成方法
公开(公告)号：KR100665193B1
公开(公告)日：2007-01-09
申请号：KR1020050077382
申请日：2005-08-23
申请人： 삼성전자주식회사
发明人： 원석준 , 박정민
IPC分类号： H01L27/108
CPC分类号： H01L28/40 , H01L21/76807 , H01L23/5223
摘要： A semiconductor device having a metal insulator metal capacitor and a fabricating method thereof are provided to maximize capacitance by forming a second metal structure to be flush with a first damascene and forming plural column-shaped nodes. A second interlayer dielectric(112) having a first damascene wiring(122) is formed on a first interlayer dielectric, and a third interlayer dielectric(113) having a second damascene wiring(123) is formed on the second interlayer dielectric. A lower electrode(130) has a first metal structure(113) formed in the first interlayer dielectric and second metal structures(132,133,150) formed in the second interlayer dielectric and being flush with the first damascene. A dielectric layer(141) is conformalby formed on the lower electrode. An upper electrode(140) has a third metal structure(141) buried between nodes and a fourth metal structure(142) formed in the third interlayer dielectric and being flush with the second damascene.
摘要翻译：提供一种具有金属绝缘体金属电容器及其制造方法的半导体器件，其通过形成与第一镶嵌层齐平并形成多个柱状节点的第二金属结构来最大化电容。在第一层间电介质上形成具有第一镶嵌布线（122）的第二层间电介质（112），在第二层间电介质上形成具有第二镶嵌布线（123）的第三层间电介质（113）。下电极（130）具有形成在第一层间电介质中的第一金属结构（113）和形成在第二层间电介质中并与第一镶嵌层齐平的第二金属结构（132,133,150）。在下部电极上形成介电层（141）。上电极（140）具有埋在节点之间的第三金属结构（141）和形成在第三层间电介质中并与第二镶嵌层齐平的第四金属结构（142）。

9. 发明授权

KR100653705B1 원자층증착법을 이용한 박막 형성방법 失效
标题翻译：通过原子层沉积法形成薄膜的方法
公开(公告)号：KR100653705B1
公开(公告)日：2006-12-04
申请号：KR1020040081940
申请日：2004-10-13
申请人： 삼성전자주식회사
发明人： 원석준 , 정용국 , 권대진 , 송민우 , 김원홍
IPC分类号： C23C16/44 , C23C16/50 , C23C16/52
CPC分类号： C23C16/45529 , C23C16/405 , C23C16/45542
摘要： 원자층증착법을 이용한 박막 형성방법들을 제공한다. 이 방법들은 원자층증착 장치의 반응기 내에 기판을 로딩하고, 상기 반응기에 제 1 원자를 함유하는 제 1 원료 가스를 주입하여 상기 기판 상에 상기 제 1 원자를 함유하는 화학흡착층을 형성하는 것을 구비한다. 상기 반응기에 제 1 플라즈마 전원을 인가하고 제 1 반응 가스를 주입하여 상기 제 1 원자를 함유하는 화학흡착층과 반응시키어 제 1 박막을 형성한다. 상기 반응기에 제 2 원자를 함유하는 제 2 원료 가스를 주입하여 상기 제 1 박막을 갖는 기판 상에 상기 제 2 원자를 함유하는 화학흡착층을 형성한다. 상기 반응기에 상기 제 1 플라즈마 전원 보다 높은 제 2 플라즈마 전원을 인가하고 제 2 반응 가스를 주입하여 상기 제 2 원자를 함유하는 화학흡착층과 반응시키어 제 2 박막을 형성한다. 상기 제 1 플라즈마 전원은 0W 보다 크고 500W 보다 작은 범위에서 선택된 값일 수 있으며, 상기 제 2 플라즈마 전원은 상기 제 1 플라즈마 전원 보다 크고 2000W 보다 작은 범위에서 선택된 값일 수 있다. 상기 제 2 박막의 두께는 상기 제 1 박막의 두께 보다 같거나 두껍게 형성할 수 있다.

10. 发明授权

KR100642752B1 아날로그 커패시터 및 그 제조방법 有权
标题翻译：模拟电容器及其制造方法
公开(公告)号：KR100642752B1
公开(公告)日：2006-11-10
申请号：KR1020050010090
申请日：2005-02-03
申请人： 삼성전자주식회사
发明人： 정용국 , 원석준 , 권대진 , 김원홍
IPC分类号： H01L27/04 , H01L27/108
摘要： 인가 전압에 커패시턴스의 영향을 억제할 수 있는 아날로그 커패시터 및 그 제조방법이 제공된다. 아날로그 커패시터는 기판 상에 형성된 하부전극과, Hf, Al, Zr, La, Ba, Sr, Ti, Pb, Bi 및 이들의 조합으로 이루어진 그룹에서 선택된 물질로 구성된 하나 이상의 산화막 및 하나 이상의 산화질화막으로 이루어지고 하부전극 상에 형성된 다층 유전막과, 다층 유전막 상에 형성된 상부전극을 포함한다.
아날로그 커패시터, 제조방법, 산화질화막, 산화막

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