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1. 发明公开

KR1020010084243A 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법 失效
标题翻译：具有双结构浮动门的非易失性存储单元及其制造方法
公开(公告)号：KR1020010084243A
公开(公告)日：2001-09-06
申请号：KR1020000009107
申请日：2000-02-24
申请人： 삼성전자주식회사
发明人： 윤기창
IPC分类号： H01L27/115
CPC分类号： H01L27/11521 , H01L27/115
摘要： PURPOSE: A nonvolatile memory cell and a method for fabricating the same are to increase the coupling ratio of a floating gate by increasing the area to be overlapped with an interlayer dielectric and a control gate. CONSTITUTION: An N+ source/drain region(110) buried in an upper surface of a semiconductor substrate is arranged in the fixed direction. A tunnel oxide layer having the thin thickness is formed on the semiconductor substrate. A floating gate electrode is formed on the tunnel oxide layer. The fist polysilicon layer pattern(140) is formed on a channel forming region of the semiconductor substrate. A buried oxide layer is formed between adjacent first polysilicon layer patterns. A predetermined part of the first polysilicon layer pattern is projected on the buried oxide layer. The second polysilicon layer pattern(160) completely coats the projected part of the first polysilicon layer pattern, and is arranged to contacts with the buried oxide layer. An interlayer dielectric is formed on the exposed surfaces of the second polysilicon layer pattern and the buried oxide layer. The third polysilicon layer pattern(180) is formed on the interlayer dielectric. A P+ isolation region(190) is formed on a predetermined region of the semiconductor substrate.
摘要翻译：目的：非易失性存储单元及其制造方法是通过增加与层间电介质和控制栅极重叠的面积来增加浮栅的耦合比。构成：埋置在半导体衬底的上表面中的N +源/漏区（110）沿固定方向布置。在半导体衬底上形成厚度较薄的隧道氧化层。在隧道氧化物层上形成浮栅电极。第一多晶硅层图案（140）形成在半导体衬底的沟道形成区域上。在相邻的第一多晶硅层图案之间形成掩埋氧化物层。第一多晶硅层图案的预定部分投影在掩埋氧化物层上。第二多晶硅层图案（160）完全涂覆第一多晶硅层图案的投影部分，并且被布置成与掩埋氧化物层接触。在第二多晶硅层图案和掩埋氧化物层的露出表面上形成层间电介质。第三多晶硅层图案（180）形成在层间电介质上。在半导体衬底的预定区域上形成P +隔离区（190）。

2. 发明公开

KR1019980040789A 불휘발성 반도체 메모리 장치의 제조방법 无效
公开(公告)号：KR1019980040789A
公开(公告)日：1998-08-17
申请号：KR1019960060026
申请日：1996-11-29
申请人： 삼성전자주식회사
发明人： 윤기창
IPC分类号： H01L27/10
摘要： 셀 어레이와 주변회로로 구성된 불휘발성 메모리에서 셀 트랜지스터의 게이트는 두 개의 도전체간에 존재하는 층간절연막으로 구성되고, 상기 층간절연막은 산화막과 질화막의 조합으로 구성되어 있는 메모리 장치의 제조공정에 있어서, 상기 질화막위에 화학증착법으로 산화막을 증착하고 다시 열산화시켜서 제조하는 방법을 가짐을 특징으로 한다.

3. 发明公开

KR1020030000073A 반도체 롬 장치 형성 방법 失效
标题翻译：形成半导体ROM器件的方法
公开(公告)号：KR1020030000073A
公开(公告)日：2003-01-06
申请号：KR1020010035701
申请日：2001-06-22
申请人： 삼성전자주식회사
发明人： 이희중 , 윤기창
IPC分类号： H01L21/8246
CPC分类号： H01L27/11253 , H01L21/28273 , H01L29/66825
摘要： PURPOSE: A method for forming a semiconductor ROM device is provided to simplify a fabricating process and prevent a short circuit phenomenon between gate lines by forming a flat cell type semiconductor ROM device. CONSTITUTION: A gate insulating layer is formed on a semiconductor substrate(100). The first polysilicon layer and a capping layer are sequentially stacked on the gate insulating layer by using a CVD(Chemical Vapor Deposition) method. A photoresist pattern is formed on the capping layer. The capping layer and the first conductive layer are etched by using the photoresist pattern as an etch mask. A line pattern of the first conductive layer is formed by etching the capping layer and the first conductive layer. An ion implanting process is performed on the substrate(100) by using the line pattern as an ion implanting mask. A thermal oxide layer(173) is formed on the substrate(100) except for the line pattern in order to locate a buried doped layer(151) under the thermal oxide layer(173). The capping layer is removed. The second conductive layer(181) is stacked on the line pattern. A gate line including a gate electrode is formed by patterning the second conductive layer and the first conductive layer of the line pattern.
摘要翻译：目的：提供一种用于形成半导体ROM器件的方法，以通过形成平板电池型半导体ROM器件来简化制造工艺并防止栅极线之间的短路现象。构成：在半导体衬底（100）上形成栅极绝缘层。通过使用CVD（化学气相沉积）方法将第一多晶硅层和覆盖层依次堆叠在栅极绝缘层上。在覆盖层上形成光致抗蚀剂图案。通过使用光致抗蚀剂图案作为蚀刻掩模来蚀刻覆盖层和第一导电层。通过蚀刻覆盖层和第一导电层来形成第一导电层的线图案。通过使用线图案作为离子注入掩模在衬底（100）上执行离子注入工艺。除了线图案之外，在基板（100）上形成热氧化层（173），以便将掩埋掺杂层（151）定位在热氧化层（173）的下方。盖层被去除。第二导电层（181）堆叠在线图案上。包括栅电极的栅极线通过图案化第二导电层和线图案的第一导电层而形成。

4. 发明公开

KR1019990025421A 비휘발성 메모리 장치의 제조 방법 无效
公开(公告)号：KR1019990025421A
公开(公告)日：1999-04-06
申请号：KR1019970047030
申请日：1997-09-12
申请人： 삼성전자주식회사
发明人： 박영우 , 윤기창
IPC分类号： H01L27/112
摘要： 플로팅 게이트와 컨트롤 게이트로 구성된 셀 트랜지스터를 갖는 메모리 셀 어레이와, 단일 게이트 전극으로 구성된 모스 트랜지스터가 형성되는 주변 회로부를 구비하는 비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 액티브 영역 및 필드 영역이 구분되어진 반도체 기판의 메모리 셀 어레이에 셀 트랜지스터의 터널 산화막을 형성한다. 상기 결과물의 상부에 플로팅 게이트용 제1 도전층을 형성한다. 상기 결과물의 상부에 제1 산화막 및 질화막을 연속적으로 형성한다. 상기 주변 회로부의 질화막, 제1 산화막 및 제1 도전층을 식각한다. 상기 주변 회로부에 게이트 산화막을 형성함과 동시에 상기 질화막을 산화시켜 제2 산화막을 형성한다. 상기 결과물의 상부에 컨트롤 게이트용 제2 도전층을 형성한다. 주변 회로부의 게이트 산화막을 질을 향상시키고 공정 단순화를 이룰 수 있다.

5. 发明授权

KR100351051B1 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법 失效
标题翻译：用于制造具有双层结构的浮栅的非易失性存储单元的方法
公开(公告)号：KR100351051B1
公开(公告)日：2002-09-05
申请号：KR1020000009107
申请日：2000-02-24
申请人： 삼성전자주식회사
发明人： 윤기창
IPC分类号： H01L27/115
摘要： 본 발명의 불휘발성 메모리 셀의 제조 방법에 의하면, 제1 도전형의 반도체 기판 위에 터널 산화막을 형성한다. 상호 일정 간격으로 이격되면서 비트 라인 방향으로 길게 늘어선 제1 폴리실리콘막 라인들을 터널 산화막 위에 형성한다. 제1 폴리실리콘막 라인들에 의해 한정되는 반도체 기판 내에 제2 도전형의 불순물 이온들 주입하여 소스 및 드레인 영역들을 형성한다. 제1 폴리실리콘막 라인들을 패터닝하여 아일랜드 형태의 제1 폴리실리콘막 패턴들을 형성한다. 제1 폴리실리콘막 패턴들 사이를 매립시키는 매립 산화막을 형성한다. 비트 라인 방향으로 길게 늘어선 제2 폴리실리콘막 라인들을 매립 산화막 및 제1 폴리실리콘막 패턴 위에 상호 이격되도록 형성하되, 제2 폴리실리콘막 라인들이 제1 폴리실리콘막 패턴들을 완전히 덮도록 한다. 제2 폴리실리콘막 라인들 및 매립 산화막의 노출 표면 위에 층간 절연막을 형성한다. 워드 라인 방향으로 길게 늘어선 제3 폴리실리콘막 패턴을 층간 절연막 위에 형성하되, 제3 폴리실리콘막 패턴은 제1 폴리실리콘막 패턴들과는 완전히 중첩되도록 하고, 제2 폴리실리콘막 라인들과는 일부만 중첩되도록 한다. 그리고 제3 폴리실리콘막 패턴들에 의해 노출되는 층간 절연막 및 제2 폴리실리콘막 라인들을 순차적으로 제거한다.

6. 发明公开

KR1020000009002A 마스크롬제조방법 失效
标题翻译：制作MASK ROM的方法
公开(公告)号：KR1020000009002A
公开(公告)日：2000-02-15
申请号：KR1019980029139
申请日：1998-07-20
申请人： 삼성전자주식회사
发明人： 이희중 , 윤기창
IPC分类号： H01L27/112
CPC分类号： H01L27/1126 , H01L21/823412
摘要： PURPOSE: A method is provided to improve a uniformity of a threshold voltage of a cell transistor programmed by impurity ion-implant processing in a semiconductor substrate. CONSTITUTION: A word line which functions as a gate electrode and a first reflection-prevent film pattern are sequentially laminated on a semiconductor substrate(21). An insulating film is formed on the entire surface of the semiconductor substrate on which the first reflection-prevent film and the word line are formed. A second reflection-prevent film(33) is formed on the entire surface of the semiconductor substrate on which a spacer(31a) is formed, and a photo-resist pattern(35) for opening the top portion of the word line of the cell transistor to be programmed is formed on the second reflection-prevent film. An impurity is implanted into the opened region of the cell transistor using the photo-resist as ion-implant mask. Thereby it is capable to acquire a uniform threshold voltage of the cell transistor so that it can prevent an error from being generated during reading-operating.
摘要翻译：目的：提供一种提高半导体衬底中通过杂质离子注入处理编程的单元晶体管的阈值电压的均匀性的方法。构成：用作栅电极的字线和第一防反射膜图案依次层叠在半导体基板（21）上。在半导体衬底的形成有第一防反射膜和字线的整个表面上形成绝缘膜。在其上形成有间隔物（31a）的半导体衬底的整个表面上形成有第二反射防止膜（33）和用于打开电池单词的顶部的光致抗蚀剂图案（35）要编程的晶体管形成在第二防反射膜上。使用光致抗蚀剂作为离子注入掩模将杂质注入电池晶体管的开路区域。因此，能够获得单元晶体管的均匀阈值电压，使得其可以防止在读取操作期间产生错误。

7. 发明授权

KR100238872B1 반도체 장치의 제조 방법 失效
公开(公告)号：KR100238872B1
公开(公告)日：2000-01-15
申请号：KR1019970021218
申请日：1997-05-28
申请人： 삼성전자주식회사
发明人： 윤기창
IPC分类号： H01L21/334
摘要： 게이트 전극으로의 불순물 채널링을 방지할 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 형성한 후, 그 위에 제1 도전층 및 제2 도전층을 순차적으로 형성한다. 상기 제2 도전층 및 제1 도전층을 패터닝하여 게이트 전극을 형성한 후, 결과물의 상부에 제1 절연막을 형성한다. 상기 제1 절연막의 상부에 제2 절연막을 형성한 후, 상기 제2 절연막 및 제1 절연막을 이방성 식각하여 게이트 전극의 측벽에 측벽 스페이서를 형성한다. 상기 측벽 스페이서 및 게이트 전극을 마스크로 하여 상기 제1 도전형과 반대인 제2 도전형의 불순물을 상기 반도체 기판에 이온 주입한다. 상기 제1 절연막에 의해 제2 도전층의 그레인 성장이 억제되므로, 고 도즈로 불순물을 이온 주입할 때 상기 불순물이 게이트 전극을 투과하지 못하여 소자의 특성 열화를 방지할 수 있다.

8. 发明公开

KR1019990016330A 트랜지스터의 제조 방법 无效
公开(公告)号：KR1019990016330A
公开(公告)日：1999-03-05
申请号：KR1019970038850
申请日：1997-08-14
申请人： 삼성전자주식회사
发明人： 윤기창 , 피민석
IPC分类号： H01L21/336
摘要： 마스크-롬의 셀 트랜지스터의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 식각 저지층 및 CVD-절연막을 순차적으로 형성한 후, 게이트 전극이 형성될 패턴을 한정하도록 상기 CVD-절연막 및 식각 저지층을 패터닝한다. 상기 기판의 상부에 게이트 절연막을 형성한 후, 상기 게이트 전극이 형성될 패턴을 다결정실리콘층으로 매립한다. 상기 결과물의 상부에 금속 실리사이드층을 형성한 후, 상기 금속 실리사이드층 및 CVD-절연막을 식각함으로써, 상기 다결정실리콘층과 금속 실리사이드층이 적층된 게이트 전극을 형성함과 동시에 상기 게이트 전극의 측벽에 상기 CVD-절연막으로 이루어진 스페이서를 형성한다. CVD 절연막을 이용하여 상감 기법으로 미리 게이트 전극이 형성될 영역을 패터닝한 후 다결정실리콘을 상기 영역에 채워넣음으로써 게이트 전극을 형성한다. 상기 CVD 절연막에 의해 게이트 전극의 길이가 미리 결정되므로 게이트 길이의 크기에 따라 발생하는 로딩 효과를 줄일 수 있으며, 상기 금속-실리사이드층을 충분히 과도식각할 수 있으므로 마이크로 브리지를 제거할 수 있다.

9. 发明公开

KR1019980085217A 반도체 장치의 제조 방법 失效
公开(公告)号：KR1019980085217A
公开(公告)日：1998-12-05
申请号：KR1019970021218
申请日：1997-05-28
申请人： 삼성전자주식회사
发明人： 윤기창
IPC分类号： H01L21/334
摘要： 게이트 전극으로의 불순물 채널링을 방지할 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판의 상부에 게이트 절연막을 형성한 후, 그 위에 제1 도전층 및 제2 도전층을 순차적으로 형성한다. 상기 제2 도전층 및 제1 도전층을 패터닝하여 게이트 전극을 형성한 후, 결과물의 상부에 제1 절연막을 형성한다. 상기 제1 절연막의 상부에 제2 절연막을 형성한 후, 상기 제2 절연막 및 제1 절연막을 이방성 식각하여 게이트 전극의 측벽에 측벽 스페이서를 형성한다. 상기 측벽 스페이서 및 게이트 전극을 마스크로 하여 상기 제1 도전형과 반대인 제2 도전형의 불순물을 상기 반도체 기판에 이온 주입한다. 상기 제1 절연막에 의해 제2 도전층의 그레인 성장이 억제되므로, 고 도즈로 불순물을 이온 주입할 때 상기 불순물이 게이트 전극을 투과하지 못하여 소자의 특성 열화를 방지할 수 있다.

10. 发明公开

KR1019970054105A 비휘발성 반도체 메모리 장치의 제조 방법 无效
标题翻译：制造非易失性半导体存储器件的方法
公开(公告)号：KR1019970054105A
公开(公告)日：1997-07-31
申请号：KR1019950065837
申请日：1995-12-29
申请人： 삼성전자주식회사
发明人： 윤기창 , 신진현
IPC分类号： H01L27/108
摘要： 본 발명은 비휘발성 반도체 장치으 제조 방법에 관한 것으로서, 특히 반도체 기판의 셀영역에 터널산화막을 형성하고 주변영역에 산화막을 형성하는 단계; 결과물의 전면에 폴리실리콘을 형성하고 셀영역에서 사진식각 공정에 의해 부유게이트를 형성하는 단계; 결과물 상에 폴리실리콘을 산화시킨 산화막과 이 산화막 상에 질화막을 순차적으로 형성하는 단계; 셀영역을 포토 레지스터로 덮고 주변영역의 질화막, 산화막, 폴리실리콘을 순차적으로 제거하여 반도체 기판의 표면을 노출시키고 노출된 반도체 기판의 표면을 세정하는 단계; 세정된 반도체 기판의 주변영역의 표면에 습식 산화막을 성장시키고 성장된 습식 산화막과 셀영역의 질화막을 동시에 산화시키는 단계; 질화 산화막과 주변영역의 산화막 상에 폴리실리콘을 형성하고 폴리실리콘 상에 금속 실리사이드층을 형성한 다음에 사진식각공정에 의해 콘트롤 게이트 및 게이트 건극을 형성하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 질화 산화막의 형성전에 주변영역의 기판표면을 세정할 수 있어서 게이트산화막의 막질을 향상시킬 수 있다.

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