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1. 发明授权

KR100546283B1 반도체장치의 웰 구조체 및 그 제조 방법 失效
标题翻译：半导体器件的结构体及其制造方法
公开(公告)号：KR100546283B1
公开(公告)日：2006-01-26
申请号：KR1019990001465
申请日：1999-01-19
申请人： 삼성전자주식회사
发明人： 피민석 , 류원형
IPC分类号： H01L21/336
摘要： 반도체 장치의 웰 구조체 및 그 제조 방법을 개시한다. 본 발명의 일 관점은 제1형 반도체 기판 상에 형성되는 소자 분리막, 반도체 기판의 일정 영역에 제2형의 불순물이 소정의 깊이로 주입되어 형성된 제2형 웰, 제2형 웰의 존재에 의해서 제1형 반도체 기판의 일정 영역으로 설정되는 제1형 웰, 제2형 웰 범위의 반도체 기판 및 제1형 웰 범위의 반도체 기판의 표면에 인근하는 깊이로 제1형의 불순물이 주입되어 형성되는 문턱 전압 조절용 불순물층, 제1형 웰의 범위 내에서 적어도 소자 분리막의 하부에 이르는 깊이로 제1형 불순물이 주입되는 소자 분리 강화용 제1형 불순물층, 및 제2형 웰의 범위 내에서 적어도 소자 분리막의 하부에 이르는 깊이로 제2형 불순물이 주입되는 소자 분리 강화용 제2형 불순물층을 포함하는 반도체 장치의 웰 구조체를 제시한다.

2. 发明公开

KR1019990016330A 트랜지스터의 제조 방법 无效
公开(公告)号：KR1019990016330A
公开(公告)日：1999-03-05
申请号：KR1019970038850
申请日：1997-08-14
申请人： 삼성전자주식회사
发明人： 윤기창 , 피민석
IPC分类号： H01L21/336
摘要： 마스크-롬의 셀 트랜지스터의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 식각 저지층 및 CVD-절연막을 순차적으로 형성한 후, 게이트 전극이 형성될 패턴을 한정하도록 상기 CVD-절연막 및 식각 저지층을 패터닝한다. 상기 기판의 상부에 게이트 절연막을 형성한 후, 상기 게이트 전극이 형성될 패턴을 다결정실리콘층으로 매립한다. 상기 결과물의 상부에 금속 실리사이드층을 형성한 후, 상기 금속 실리사이드층 및 CVD-절연막을 식각함으로써, 상기 다결정실리콘층과 금속 실리사이드층이 적층된 게이트 전극을 형성함과 동시에 상기 게이트 전극의 측벽에 상기 CVD-절연막으로 이루어진 스페이서를 형성한다. CVD 절연막을 이용하여 상감 기법으로 미리 게이트 전극이 형성될 영역을 패터닝한 후 다결정실리콘을 상기 영역에 채워넣음으로써 게이트 전극을 형성한다. 상기 CVD 절연막에 의해 게이트 전극의 길이가 미리 결정되므로 게이트 길이의 크기에 따라 발생하는 로딩 효과를 줄일 수 있으며, 상기 금속-실리사이드층을 충분히 과도식각할 수 있으므로 마이크로 브리지를 제거할 수 있다.

3. 发明授权

KR100576155B1 반도체 소자의 컨택 형성 방법 失效
标题翻译：形成半导体器件的接触的方法
公开(公告)号：KR100576155B1
公开(公告)日：2006-05-03
申请号：KR1020000000887
申请日：2000-01-10
申请人： 삼성전자주식회사
发明人： 이희중 , 이운경 , 김의도 , 피민석
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 소자의 컨택 형성 방법에 관한 것으로, 앵커(anchor) 구조의 컨택을 많은 공정의 추가 없이 한번의 컨택 형성 방법으로 형성하기 위해서, (a) 상부면에 제 1 절연층, 제 2 절연층 및 제 3 절연층을 차례로 형성하되, 상기 제 2 절연층은 상기 제 1 절연층 및 제 3 절연층에 비하여 식각률이 큰 절연물로 형성된 실리콘 기판을 준비하는 단계와; (b) 상기 실리콘 기판의 상부면이 노출되게 상기 절연층들을 건식 식각하여 컨택 홀을 형성하는 단계와; (c) 상기 컨택 홀에 노출된 상기 실리콘 기판의 상부면에 형성된 실리콘 산화막을 제거하기 위해 습식 식각하는 단계와; (d) 상기 컨택 홀을 포함한 상기 제 3 절연층 상에 금속 기저층을 형성하는 단계와; (e) 상기 컨택 홀을 충전할 수 있도록 상기 금속 기저층 상에 컨택 금속층을 형성하는 단계; 및 (f) 상기 제 3 절연층 상의 금속 기저층 상부의 상기 컨택 금속층을 제거하여 컨택을 형성하는 단계;를 포함하며, 상기 (c) 단계에서, 상기 컨택 홀에 노출된 상기 제 2 절연층이 상기 제 1 및 제 3 절연층에 비하여 안쪽으로 더 많이 습식 식각되어 상기 (f) 단계에서 상기 컨택 홀에 형성되는 컨택을 견고하게 고정하는 것을 특징으로 하는 반도체 소자의 컨택 형성 방법을 제공한다.
앵커, 컨택, 컨택 플러그, 반도체 소자, 텅스텐 플러그
摘要翻译：本发明涉及一种形成半导体器件的触点并且为了通过单个触点形成方法形成锚结构的触点而不增加许多工艺的方法，层和第三绝缘层，其中所述第二绝缘层包括由具有比所述第一绝缘层和所述第三绝缘层更高的蚀刻速率的绝缘材料形成的硅衬底; （b）干法蚀刻绝缘层以暴露硅衬底的上表面以形成接触孔; （c）湿式蚀刻以除去在暴露于接触孔中的硅衬底的上表面上形成的氧化硅膜; （d）在包括接触孔的第三绝缘层上形成金属基层; （e）在金属基层上形成接触金属层以填充接触孔; 并且（f）通过去除第三绝缘层上的金属基层上的接触金属层来形成接触，其中在步骤（c）中，暴露在接触孔中的第二绝缘层第一绝缘层和第三绝缘层比第一绝缘层和第三绝缘层更向内湿蚀刻，由此在步骤（f）中牢固地固定形成在接触孔中的接触。

4. 发明授权

KR100346834B1 반도체 소자의 마스크 롬 및 그 제조방법 失效
标题翻译：半导体器件的掩膜ROM及其制造方法
公开(公告)号：KR100346834B1
公开(公告)日：2002-08-03
申请号：KR1020000003398
申请日：2000-01-25
申请人： 삼성전자주식회사
发明人： 이운경 , 이희중 , 김의도 , 피민석
IPC分类号： H01L27/112
摘要： 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 매몰형 불순물확산영역들 간의 간격을 효과적으로 줄일 수 있는 마스크 롬 및 그 제조방법에 관한 것이다. 게이트 절연막을 반도체 기판 상에 형성한다. 게이트 절연막 상에 소정 간격으로 이격되어 서로 평행하도록 배열되며 일방향으로 신장하는 막대모양의 도전층 패턴들을 형성한다. 도전층 패턴들을 마스크로 한 이온주입을 행함으로써 이들 사이의 반도체 기판 표면 근방에 매몰 불순물확산영역들을 형성한다. 결과물 기판 전면 상에 워드 라인 형성을 위한 도전층을 형성한 후, 도전층과 그 하부에 적층되어 있는 도전층 패턴을 차례대로 식각함으로써 매몰 불순물확산영역들과 직교하며 소정 간격으로 이격되어 서로 평행하도록 배열되는 타방향으로 신장하는 막대모양의 워드 라인들과, 매몰 불순물확산영역 사이의 채널 영역과 워드 라인이 중첩하는 영역에 워드 라인과 저항성 접촉을 이루는 고립된 모양의 패드 도전층을 형성한다.

5. 发明公开

KR1020010068508A 기억 소자의 트랜지스터 형성 방법 无效
标题翻译：用于存储器件的晶体管器件制造方法
公开(公告)号：KR1020010068508A
公开(公告)日：2001-07-23
申请号：KR1020000000457
申请日：2000-01-06
申请人： 삼성전자주식회사
发明人： 김의도 , 피민석 , 이희중 , 이운경
IPC分类号： H01L21/8232
摘要： PURPOSE: A transistor device manufacturing method is provided to prevent leakage current on the silicon oxide layer, so protecting a silicon oxide layer. CONSTITUTION: The transistor device manufacturing method includes following steps. At the first step, a semiconductor silicon substrate is provided. Then, an insulation layer is formed on the silicon semiconductor substrate. At the third step, a poly-crystal silicon layer(136) is formed on the insulation layer. At the forth step, an ion is injected into the silicon semiconductor substrate with a predetermined pattern. At last, portion of the silicon semiconductor substrate into which the ion is injected and the poly-crystal silicon layer are performed with a thermal-oxide. At the forth step, the ion is injected by forming an ion injection mask having a predetermined pattern on the poly-crystal silicon.
摘要翻译：目的：提供一种晶体管器件制造方法，以防止氧化硅层上的漏电流，从而保护氧化硅层。构成：晶体管器件制造方法包括以下步骤。在第一步骤中，提供半导体硅衬底。然后，在硅半导体基板上形成绝缘层。在第三步骤中，在绝缘层上形成多晶硅层（136）。在第四步骤中，以预定的图案将离子注入到硅半导体衬底中。最后，用氧化物进行离子注入的硅半导体衬底和多晶硅层的部分。在第四步骤中，通过在多晶硅上形成具有预定图案的离子注入掩模来注入离子。

6. 发明公开

KR1020000076517A 반도체 소자의 마스크 롬 및 그 제조방법 失效
标题翻译：半导体器件的屏蔽随机存取存储器及其制造方法
公开(公告)号：KR1020000076517A
公开(公告)日：2000-12-26
申请号：KR1020000003398
申请日：2000-01-25
申请人： 삼성전자주식회사
发明人： 이운경 , 이희중 , 김의도 , 피민석
IPC分类号： H01L27/112
摘要： PURPOSE: A mask random access memory of a semiconductor device is provided to minimize an interval between buried impurity diffusion regions to a limit value of a photolithography process while securing a punch-through margin, by controlling an over-diffusion of the buried impurity diffusion regions. CONSTITUTION: A mask random access memory of a semiconductor device comprises a buried impurity diffusion regions(72), word lines(80) and pad conductive layers(78). The buried impurity diffusion regions are supplied as source/drain and a bit line of a cell transistor, formed near the surface of a semiconductor substrate(70). And, the buried impurity diffusion regions are separated from each other by a predetermined interval, disposed in parallel, and elongated in one direction. The word lines are supplied as a gate electrode of the cell transistor, formed on the semiconductor substrate covered with a gate-insulating layer. And, the word lines are perpendicular to the buried impurity diffusion regions, separated from each other by a predetermined interval, disposed in parallel, and elongated in the other direction. The pad conductive layers form an ohmic contact with the word line in a region where a channel region among the buried impurity diffusion regions overlaps the word line.
摘要翻译：目的：提供半导体器件的掩模随机存取存储器，以通过控制掩埋杂质扩散区域的过度扩散来将掩埋的杂质扩散区域之间的间隔最小化到光刻工艺的极限值，同时确保穿透余量，。构成：半导体器件的掩模随机存取存储器包括掩埋的杂质扩散区域（72），字线（80）和焊盘导电层（78）。埋入的杂质扩散区域作为源极/漏极和在半导体衬底（70）的表面附近形成的单元晶体管的位线提供。并且，埋入的杂质扩散区域彼此分开预定的间隔，平行设置并沿一个方向延伸。字线作为单元晶体管的栅电极提供，形成在被栅极绝缘层覆盖的半导体衬底上。并且，字线垂直于被埋置的杂质扩散区域，彼此隔开预定的间隔，平行设置并沿另一个方向延长。焊盘导电层在掩埋杂质扩散区域中的沟道区域与字线重叠的区域中与字线形成欧姆接触。

7. 发明公开

KR1019980044787A 반도체 장치에서의 콘택부분 노치현상 방지방법 无效
标题翻译：防止半导体器件中的接触部分缺口现象的方法
公开(公告)号：KR1019980044787A
公开(公告)日：1998-09-05
申请号：KR1019960062912
申请日：1996-12-07
申请人： 삼성전자주식회사
发明人： 피민석 , 이봉용
IPC分类号： H01L21/28
摘要： 반도체 장치에서 콘택부분의 노치현상을 방지하기 위한 메탈라인의 구조가 개시된다. 개시된 메탈라인은 콘택주위에서부터 양단으로 갈수록 점차로 경사진 폭을 가지도록 제조됨을 특징으로 한다.

8. 发明公开

KR1019980006373A 저농도 드레인 도핑 영역을 가지는 반도체 메모리 장치의 제조 방법 无效
标题翻译：用于制造具有轻掺杂漏极掺杂区的半导体存储器件的方法
公开(公告)号：KR1019980006373A
公开(公告)日：1998-03-30
申请号：KR1019960025261
申请日：1996-06-28
申请人： 삼성전자주식회사
发明人： 류원형 , 피민석
IPC分类号： H01L27/108

9. 发明公开

KR1020010068782A 반도체 소자의 컨택 형성 방법 失效
标题翻译：形成半导体器件接触的方法
公开(公告)号：KR1020010068782A
公开(公告)日：2001-07-23
申请号：KR1020000000887
申请日：2000-01-10
申请人： 삼성전자주식회사
发明人： 이희중 , 이운경 , 김의도 , 피민석
IPC分类号： H01L21/28
摘要： PURPOSE: A method for forming a contact of a semiconductor device is provided to form a contact having an anchor structure with forming the contact one time without adding a number of processes. CONSTITUTION: The method includes six steps. The first step is to prepare a silicon substrate(30) on the upper surface of which first through third insulating films(32,34,35) are sequentially formed. The second insulating film is formed of an insulating material the etching rate of which is larger than those of the first and second insulating films. The second step is to form a contact hole(38) by etching the insulating layers using a dry etch so that the upper surface of the silicon substrate is exposed. The third step is to etch using a wet etch to remove a silicon oxide film formed on the upper surface of the silicon substrate exposed via the contact hole. The fourth step is to form a metal base layer on the third insulating layer including the contact hole. The fifth step is to form a contact metal layer on the metal base layer so as to capable of charging the contact hole. The sixth step is to form a contact by removing the contact metal layer of the upper of the metal base layer on the third insulating layer. In the third step, the second insulating film exposed to the contact hole is more wet-etched in the direction of the inside than the first and third insulating films, thereby the contact formed to the contact hole in the sixth step is solidly fixed.
摘要翻译：目的：提供一种用于形成半导体器件的接触的方法，以形成具有锚定结构的触点，形成触点一次，而不增加多个工艺。规定：该方法包括六个步骤。第一步是在其上依次形成第一至第三绝缘膜（32,34,35）的上表面上制备硅衬底（30）。第二绝缘膜由绝缘材料形成，其蚀刻速率大于第一和第二绝缘膜的蚀刻速率。第二步是通过使用干蚀刻蚀刻绝缘层以形成硅衬底的上表面而露出接触孔（38）。第三步骤是使用湿蚀刻来蚀刻以除去在经由接触孔暴露的硅衬底的上表面上形成的氧化硅膜。第四步骤是在包括接触孔的第三绝缘层上形成金属基层。第五步是在金属基底层上形成接触金属层，以便能够对接触孔充电。第六步是通过去除第三绝缘层上金属基层的上部的接触金属层来形成接触。在第三步骤中，暴露于接触孔的第二绝缘膜在内部的方向上比第一和第三绝缘膜更湿式蚀刻，从而在第六步骤中与接触孔形成的接触牢固地固定。

10. 发明公开

KR1020000051175A 반도체장치의 웰 구조체 및 그 제조 방법 失效
标题翻译：半导体器件的结构体
公开(公告)号：KR1020000051175A
公开(公告)日：2000-08-16
申请号：KR1019990001465
申请日：1999-01-19
申请人： 삼성전자주식회사
发明人： 피민석 , 류원형
IPC分类号： H01L21/336
摘要： PURPOSE: A well-structural body of a semiconductor device is provided by shortening a whole system through the simplification of an impurity ion implantation processes. CONSTITUTION: A method of fabricating the well-structural body of the semiconductor device contains the following processes: A process to form a device isolation layer on the first semiconductor substrate; a process to form the second well through implanting the second impurity at the fixed region of the semiconductor substrate by a fixed depth; a process to form the first well at the fixed region of the first semiconductor substrate; and a process to form an impurity layer for controlling a threshold voltage on the semiconductor substrate surface of the second well field and the first well field.
摘要翻译：目的：通过简化杂质离子注入工艺，缩短整个系统，提供半导体器件结构良好的主体。构成：制造半导体器件的良好结构体的方法包括以下过程：在第一半导体衬底上形成器件隔离层的工艺; 通过将半导体衬底的固定区域上的第二杂质注入固定深度来形成第二阱的工艺; 在第一半导体衬底的固定区域形成第一阱的工艺; 以及形成用于控制第二阱场和第一阱场的半导体衬底表面上的阈值电压的杂质层的工艺。

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