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1. 发明专利

JP2015046897A 映像音声用双方向デジタルインターフェースへの電力供給审中-公开
标题翻译：用于视频音频双向数字接口的电源
公开(公告)号：JP2015046897A
公开(公告)日：2015-03-12
申请号：JP2014204129
申请日：2014-10-02
申请人：シリコンイメージ,インコーポレイテッド , Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： LEE DONGYUN , PARK EDWARD , JOHN HAHN , MAYANK GUPTA
IPC分类号： H04L25/02
CPC分类号： H02J3/02 , G06F13/14 , H04L12/10 , H04L12/40045 , H04L2012/2849 , H04N5/63 , H04N7/108 , H04N21/436 , Y10T307/492 , Y10T307/56
摘要：【課題】電力を確実に供給する装置を提供する。【解決手段】シリアル接続を介して接続されるネットワーク機器経由で電力を供給する装置は、第1及び第2の差動電線対を有し、差動電線対のそれぞれを一端が高域通過フィルターで、他端を別の高域通過フィルターで結合する二重交流結合とし、低域通過フィルターを高域通過フィルターの間の差動電線対のそれぞれに接続する。装置はさらに、第3及び第4の差動電線対を有し、4つの電線対を1つのケーブルに配置し、第1、第2及び第3の差動電線対は映像回線に使用し、第4の差動電線対は双方向複合回線に使用する。それぞれの機器の電力供給回路が電圧源、電力中継開閉器、検出用の固有の抵抗器、負荷検出器を有する。【選択図】図1
摘要翻译：要解决的问题：提供可靠地供电的装置。解决方案：通过串联网络设备提供电源的装置保持第一和第二差分电线对，差动电线对的一端通过高速连接，另一端通过另一高通滤波器成为双交流耦合，并且低通滤波器连接到高通滤波器之间的每个差分电线对。该装置还保持第三和第四差分电线对，并且四根电线对设置在电缆上，并且第一，第二和第三差分线对用于视频线，并且第四差分电线对用于双向复合线。每个设备的电源电路具有电压源，电源继电器开关，适当的检测电阻和负载检测器。

2. 发明专利

JP2015043595A ブロックノイズの検出方法有权
标题翻译：块噪声检测方法
公开(公告)号：JP2015043595A
公开(公告)日：2015-03-05
申请号：JP2014204094
申请日：2014-10-02
申请人：シリコンイメージ,インコーポレイテッド , Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： DALE RICHARD ADAMS , LAURENCE A THOMPSON
IPC分类号： H04N19/86 , G06T5/00 , H04N1/409 , H04N19/117 , H04N19/14 , H04N19/182
CPC分类号： G06T5/10 , G06T5/002 , G11B20/00007 , H04N19/117 , H04N19/136 , H04N19/865
摘要：【課題】ブロックノイズの検出及びフィルタ処理のためのシステム及び方法を提供する。【解決手段】画像内の隣接する画素の画素値の差分量を算出するステップを含む。差分量は、横に隣接する画素の水平差分量及び縦に隣接する画素の垂直差分量を含む。差分量の正規化した合計を使用してブロックノイズのノイズ特性の組及び画像の画像特性の組を求めるステップと、ノイズ及び画像特性の組を使用してブロックノイズフィルタへの入力を構成するステップとをさらに含む。【選択図】図4
摘要翻译：要解决的问题：提供块噪声检测和滤波的系统和方法。解决方案：一种方法包括计算图像中相邻像素的像素值的差异幅度。差异幅度包括水平相邻像素的水平差幅度和垂直相邻像素的垂直差幅度。该方法还包括使用差值幅度的归一化和来确定块噪声的一组噪声特性和图像的一组图像特性，以及使用该组噪声和图像特性来配置对块噪声滤波器的输入。

3. 发明专利

JP2009219159A Method for combining clock signal and data signal 有权
标题翻译：用于组合时钟信号和数据信号的方法
公开(公告)号：JP2009219159A
公开(公告)日：2009-09-24
申请号：JP2009153903
申请日：2009-06-29
申请人： Silicon Image Inc , シリコン・イメージ,インコーポレーテッド
发明人： KIM GYUDONG , KIM OOK , KIM MINKYU , KIM BRUCE , HWANG SEUNG HO
IPC分类号： H03L7/099 , H04L7/04 , G09G5/00 , H04L5/06 , H04L7/00 , H04L7/02 , H04L7/027 , H04L25/49
CPC分类号： H04L25/4902 , G09G5/006 , H04L5/06 , H04L7/0008 , H04L7/0054 , H04L7/027
摘要： PROBLEM TO BE SOLVED: To provide a method for transmitting data in a system including at least one data channel and a separate clock channel. SOLUTION: This method involves combining a clock signal to be transmitted on the clock channel with a data signal to generate a combined clock and data signal. In one embodiment, the data signal is generated from data words using an encoding scheme that shifts an energy spectrum of the data signal away from an energy spectrum of the clock signal. In another embodiment, the clock signal has a plurality of pulses each having a leading edge and a trailing edge, and the data signal is modulated for the clock signal by moving at least one edge (i.e., leading or trailing edge or both) of the plurality of pulses, thereby creating a combined clock and data signal. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供一种在包括至少一个数据信道和单独的时钟信道的系统中发送数据的方法。解决方案：该方法涉及将要在时钟信道上发送的时钟信号与数据信号组合以产生组合的时钟和数据信号。在一个实施例中，使用将数据信号的能谱偏离时钟信号的能谱的编码方案从数据字生成数据信号。在另一个实施例中，时钟信号具有多个脉冲，每个脉冲具有前沿和后沿，并且通过移动至少一个边缘（即，前沿或后沿或两者）来调制数据信号以用于时钟信号多个脉冲，从而产生组合的时钟和数据信号。版权所有（C）2009，JPO＆INPIT

4. 发明专利

JP2007234009A Simultaneous code checker and hardware efficient high-speed i/o having built-in self-test and debug function 有权
标题翻译：具有内置自检和调试功能的同时代码检查器和硬件有效的高速I / O
公开(公告)号：JP2007234009A
公开(公告)日：2007-09-13
申请号：JP2007037099
申请日：2007-01-19
申请人： Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： SUL CHINSONG , CHOI HOON , AHN GIJUNG
IPC分类号： G06F13/00
CPC分类号： H03M5/00 , G11B2020/1438 , H03M13/09 , H03M13/33 , H04L25/491
摘要： PROBLEM TO BE SOLVED: To provide a system, an apparatus and a method for testing about a high-speed data transmission error. SOLUTION: The method, the apparatus and the system for testing an error in a high-speed input-output system are available. The system and the apparatus include a simultaneous code checker for testing the error in an encoded data packet through a static characteristic of a data packet and a dynamic characteristic of a data stream including a packet. The method sometimes takes a step to detect an invalid encoded packet by using the static characteristic of the data packet and the dynamic characteristic of the data stream including the packet. The method for optimizing a design of a simultaneous code checker logic uses an unspecified condition, and a simultaneous code checker circuit reduces a logic element and a semiconductor area requirement. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于测试高速数据传输错误的系统，装置和方法。解决方案：用于测试高速输入输出系统中的错误的方法，装置和系统是可用的。该系统和装置包括同时代码检查器，用于通过数据分组的静态特性和包括分组的数据流的动态特性来测试编码数据分组中的错误。该方法有时通过使用数据分组的静态特性和包括分组的数据流的动态特性来检测无效编码分组。用于优化同时代码检查器逻辑的设计的方法使用未指定的条件，并且同时代码检查器电路减少了逻辑元件和半导体区域要求。版权所有（C）2007，JPO＆INPIT

5. 发明专利

JP2007215213A System and method for multiple-phase clock generation 审中-公开
标题翻译：多相时钟生成系统与方法
公开(公告)号：JP2007215213A
公开(公告)日：2007-08-23
申请号：JP2007065275
申请日：2007-03-14
申请人： Silicon Image Inc , シリコン・イメージ,インコーポレーテッド
发明人： KIM OOK , LI HUNG SUNG , LEE INYEOL , KIM GYUDONG , LEE YONGMAN
IPC分类号： H03K5/15 , G06F1/06 , H03K21/00 , H03K23/00 , H03K23/54 , H03L7/089 , H03L7/099
CPC分类号： H03K23/542 , G06F1/06 , H03K5/15013 , H03L7/0891 , H03L7/0995
摘要： PROBLEM TO BE SOLVED: To provide a method for multiple-phase clock generation. SOLUTION: In one embodiment, a multiple-stage voltage controlled oscillator ("VCO") (302) transmits a plurality of clock phases (ck0-ck5) to a clock divider (304) which produces the desired number of clock phase outputs. The clock divider (304) in this embodiment includes a state machine, e.g., a modified Johnson counter (316), that provides a plurality of divided down clock phases, each of which is connected to separate modified shift registers (306-314). Each modified shift register contains D-type flip-flops and each D-type flip-flop provides a separate clock phase output. In one embodiment, the number of clock phase outputs of the multiple-phase clock is a function which multiplies the number of VCO clock phases by the number of desired states in the modified Johnson counter. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于多相时钟产生的方法。解决方案：在一个实施例中，多级压控振荡器（“VCO”）302将多个时钟相位（ck0-ck5）发送到产生期望数量的时钟相位的时钟分频器（304）输出。本实施例中的时钟分频器（304）包括状态机，例如经修改的约翰逊计数器（316），其提供多个划分的下降时钟相位，每个相位分别与分离的修改的移位寄存器（306-314）连接。每个修改的移位寄存器包含D型触发器，每个D型触发器提供单独的时钟相位输出。在一个实施例中，多相时钟的时钟相位输出的数量是将VCO时钟相位数乘以经修改的约翰逊计数器中的期望状态的数量的函数。版权所有（C）2007，JPO＆INPIT

6. 发明专利

JP2007179549A Covert channel for transmitting supplemental message in protocol defined link for storage system 有权
标题翻译：用于在存储系统定义的链接中发送补充信息的封包通道
公开(公告)号：JP2007179549A
公开(公告)日：2007-07-12
申请号：JP2006357024
申请日：2006-12-01
申请人： Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： SCHMIDT BRIAN K , HANKO JAMES GREGORY
IPC分类号： G06F13/10
CPC分类号： G06F13/385 , G06F13/4027
摘要： PROBLEM TO BE SOLVED: To provide a communication device, a SATA communication device, a system, an enhanced port multiplier, and a method capable of minimizing defects of a standardized protocol such as a SATA protocol. SOLUTION: The communication device, the SATA communication device, the system, the enhanced port multiplier, and the method are provided for establishing a covert communication channel in a protocol compliant link. The communication device as one of embodiments includes a link interface and supplemental message interface. The link interface is formed to communicatively combine the communication device so as to access a data stream passing through the link according to the standardized protocol. The supplemental message interface is formed to exchange a supplemental message with the data stream to establish a covert communication channel in the link. The supplemental message supplements the standardized protocol without violating the protocol. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供通信设备，SATA通信设备，系统，增强端口倍增器以及能够最小化诸如SATA协议的标准化协议的缺陷的方法。解决方案：提供通信设备，SATA通信设备，系统，增强端口倍增器和方法，用于在协议兼容链路中建立隐蔽通信信道。作为实施例之一的通信设备包括链路接口和补充消息接口。链路接口形成为通信地组合通信设备，以便根据标准化协议访问通过链路的数据流。补充消息接口形成为与数据流交换补充消息以在链路中建立隐蔽通信信道。补充消息补充了标准化协议，而不违反协议。版权所有（C）2007，JPO＆INPIT

7. 发明专利

JP2001028538A WIDEBAND DELAY LOCK LOOP CIRCUIT 失效
公开(公告)号：JP2001028538A
公开(公告)日：2001-01-30
申请号：JP2000157630
申请日：2000-05-29
申请人： SILICON IMAGE INC
发明人： KEONGYO RII , DEO-KYON JON
IPC分类号： G06F1/10 , H03K5/13 , H03L7/00 , H03L7/08 , H03L7/081 , H03L7/087 , H03L7/089 , H03L7/10
摘要： PROBLEM TO BE SOLVED: To enable operation over a broad frequency band and to prevent the occurrence of pseudo-clock by providing a loop filter for generating a control signal which adjusts the delay quantity of each delay signal, when the number of leading edges is different from a prescribed number. SOLUTION: A frequency detection logic 12 receives an input reference clock (REF-CK) and a seven-phase clock (CK(1:7)). The logic 12 continuously counts the number of the leading edges of the CK(1:7) within one cycle of the input reference clock and decides whether the phase of each delayed edge is slow or fast, with respect to a reference clock or whether the phase of each delayed edge is in a locked state. In such a case, a pseudo-clock state to another frequency, which is generated in the case a delay time due to the entire delay string is a multiple of a reference clock cycle, is generated. When the number of these leading edges is different from a prescribed number, a loop filter 16 generates a control signal to adjust the delay quantity of each delay element.

8. 发明专利

JP2014096802A On-screen displays associated with remote video source devices 审中-公开
标题翻译：与远程视频源设备相关的屏幕显示
公开(公告)号：JP2014096802A
公开(公告)日：2014-05-22
申请号：JP2013244815
申请日：2013-11-27
申请人： Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： JAMES G HANKO , LAVELLE MICHAEL G , J DUANE NORTHCUTT , BRIAN K SCHMIDT
IPC分类号： H04N5/66 , G09G5/00 , G09G5/36 , H04N5/278 , H04N5/445 , H04N21/431 , H04N21/435
CPC分类号： H04N21/482 , H04N5/4401 , H04N5/44508 , H04N5/44543 , H04N21/4221 , H04N21/4316 , H04N21/4622 , H04N21/478
摘要： PROBLEM TO BE SOLVED: To provide techniques for generating an on-screen display (OSD) and related techniques for managing a display with multiple potential video sources.SOLUTION: In some embodiments, an apparatus includes interface circuitry to receive signals including video signals and drawing commands, and a command interpreter receives the drawing commands and provides on-screen display (OSD) signals in response to the drawing commands. Video processing circuitry processes the received video signals to provide processed video signals, and a blender blends the OSD signals and the processed video signals to produce blended video signals including the OSD signals and the processed video signals.
摘要翻译：要解决的问题：提供用于生成屏幕显示（OSD）的技术和用于管理具有多个潜在视频源的显示器的相关技术。解决方案：在一些实施例中，设备包括用于接收包括视频信号和绘图的信号的接口电路命令和命令解释器接收绘图命令并提供响应于绘图命令的屏幕显示（OSD）信号。视频处理电路处理所接收的视频信号以提供经处理的视频信号，并且混合器将OSD信号和经处理的视频信号混合以产生包括OSD信号和经处理的视频信号的混合视频信号。

9. 发明专利

JP2014032681A Power-saving clocking technique 有权
标题翻译：省电时钟技术
公开(公告)号：JP2014032681A
公开(公告)日：2014-02-20
申请号：JP2013188646
申请日：2013-09-11
申请人： Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： LEE DONGYUN
IPC分类号： G06F1/04 , G06F1/32 , H03L7/08 , H03L7/18 , H03L7/183 , H04L25/02
CPC分类号： G06F1/324 , G06F1/3215 , Y02D10/126 , Y02D50/20
摘要： PROBLEM TO BE SOLVED: To provide a method and system for providing a clock signal with less power.SOLUTION: A method and system called a hybrid clock system is provided, which provides a clock signal with less power consumption. The hybrid clock system uses a PLL for high-speed data transfer but is provided with a power-saving mode for transferring data with less power consumption. In a normal mode, the hybrid clock system includes a reference clock running at a low frequency for driving the PLL. The PLL multiplies the reference clock frequency to a much higher frequency and supplies the frequency-multiplied reference clock to a transfer circuit. In the power saving mode, the hybrid clock system turns the PLL off and connects the reference clock directly to the data transfer circuit.
摘要翻译：要解决的问题：提供一种提供具有较少功率的时钟信号的方法和系统。解决方案：提供了一种称为混合时钟系统的方法和系统，其提供具有较少功耗的时钟信号。混合时钟系统使用PLL进行高速数据传输，但具有省电模式，用于以较少的功耗传输数据。在正常模式下，混合时钟系统包括以低频率运行以驱动PLL的参考时钟。 PLL将参考时钟频率乘以高得多的频率，并将倍频参考时钟提供给传输电路。在省电模式下，混合时钟系统关闭PLL并将参考时钟直接连接到数据传输电路。

10. 发明专利

JP2013179671A Signal interleaving for the serial clock and data recovery 审中-公开
标题翻译：用于串行时钟和数据恢复的信号交互
公开(公告)号：JP2013179671A
公开(公告)日：2013-09-09
申请号：JP2013098761
申请日：2013-05-08
申请人： Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： LEE DONGYUN , KIM SUNGJOON
IPC分类号： H04L7/02 , H03L7/08 , H04L25/08 , H04L25/40
CPC分类号： H04L7/0337 , H03L7/07 , H03L7/0812
摘要： PROBLEM TO BE SOLVED: To provide a clock and data recovery (CDR) system and method for recovering timing information and data from a serial data stream.SOLUTION: The CDR system (100) comprises a sampling circuit (105) that produces a recovered clock/data signal; and an interleaving feedback network (110). The feedback network comprises: a logic circuit (115) that produces control signals based on the recovered signal; a first multiplexer (120) that selects from four phases of a global clock signal based on a control signal; a first delay-locked loop (130) having a first set of delay cells coupled to a second multiplexer that produces a delayed signal based on the selected global clock signal; and a second delay-locked loop (135) having a second set of delay cells that produces a set of phase-shifted feedback signals.
摘要翻译：要解决的问题：提供一种用于从串行数据流中恢复定时信息和数据的时钟和数据恢复（CDR）系统和方法。解决方案：CDR系统（100）包括采样电路（105），其产生恢复的时钟 /数据信号; 和交织反馈网络（110）。反馈网络包括：逻辑电路（115），其基于恢复的信号产生控制信号; 第一多路复用器（120），其基于控制信号从全局时钟信号的四相中选择; 第一延迟锁定环路（130），具有耦合到第二多路复用器的第一组延迟单元，其基于所选择的全局时钟信号产生延迟的信号; 以及具有产生一组相移反馈信号的第二组延迟单元的第二延迟锁定环路（135）。

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