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    • 3. 发明授权
      US06621296B2 FPGA lookup table with high speed read decorder 有权
    • FPGA lookup table with high speed read decorder
    • 具有高速读取解码的FPGA查找表
    • US06621296B2
    • 2003-09-16
    • US10295713
    • 2002-11-15
    • Richard A. Carberry , Steven P. Young , Trevor J. Bauer
    • Richard A. Carberry , Steven P. Young , Trevor J. Bauer
    • G06F738
    • H03K19/17728 , H03K19/1737
    • A fast, space-efficient lookup table (LUT) for programmable logic devices (PLDs) in which the write decoder, read decoder and memory block of the LUT are modified to improve performance while providing a highly efficient layout. Both the write decoder and the read decoder are controlled by LUT input signals, and data signals are transmitted directly to each memory circuit of the memory block (i.e., without passing through the write decoder). The read decoder includes a multiplexing circuit made up of a series of multiplexers that are directly controlled by the input signals received from the interconnect resources of the PLD. In one embodiment, a configurable logic block is provided with a single write decoder that is shared by a first LUT and a second LUT.
    • 用于可编程逻辑器件（PLD）的快速，节省空间的查找表（LUT），其中修改LUT的写解码器，读取解码器和存储器块以提供高性能，同时提供高效布局。 写解码器和读取解码器都由LUT输入信号控制，数据信号被直接发送到存储器块的每个存储电路（即不经过写入解码器）。 读取解码器包括由一系列多路复用器组成的复用电路，该多路复用器由从PLD的互连资源接收的输入信号直接控制。 在一个实施例中，可配置逻辑块被提供有由第一LUT和第二LUT共享的单个写入解码器。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US06208163B1 FPGA configurable logic block with multi-purpose logic/memory circuit 有权
    • FPGA configurable logic block with multi-purpose logic/memory circuit
    • 具有多用途逻辑/存储器电路的FPGA可配置逻辑块
    • US06208163B1
    • 2001-03-27
    • US09333822
    • 1999-06-15
    • Ralph D. Wittig , Sundararajarao Mohan , Richard A. Carberry
    • Ralph D. Wittig , Sundararajarao Mohan , Richard A. Carberry
    • G06F738
    • H03K19/1776 , H03K19/1737 , H03K19/17728 , H03K19/17792
    • A logic/memory circuit (LMC) utilized in a configurable logic block (CLB) of a programmable logic device (PLD) that implements an eight-input lookup table (LUT) using an array of programmable elements arranged in rows and columns. A decoder is used to read bit values from one column (e.g., sixteen programmable elements) of the array. In one embodiment, a separate read bit line is provided to facilitate faster read operations. A sixteen-to-one multiplexer/demultiplexer circuit is used to pass selected bit values to an output terminal. The array of programmable elements is programmable both from configuration lines during a configuration mode, and by data transmitted on the interconnect resources through the multiplexer/demultiplexer circuit. In one embodiment, the programmable elements of the array are connected in pairs to product term generation circuitry, and input signals to the array are routed onto bit lines that are also connected to the product term generation circuitry. Product terms generated by the product term circuitry are passed to a macrocell circuit to perform programmable array logic (PAL) logic operations.
    • 在可编程逻辑器件（PLD）的可配置逻辑块（CLB）中使用的逻辑/存储器电路（LMC），其使用以行和列布置的可编程元件阵列来实现八输入查找表（LUT）。 解码器用于读取阵列的一列（例如十六个可编程元件）的位值。 在一个实施例中，提供单独的读取位线以便于更快的读取操作。 使用十六对一多路复用器/解复用器电路将所选择的比特值传送到输出端。 可编程元件的阵列可以在配置模式期间由配置线以及通过多路复用器/解复用器电路在互连资源上传输的数据进行编程。 在一个实施例中，阵列的可编程元件成对连接到产品项产生电路，并且到阵列的输入信号被路由到也连接到产品项产生电路的位线上。 由产品术语电路生成的产品术语被传递到宏单元电路以执行可编程阵列逻辑（PAL）逻辑运算。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US6150838A FPGA configurable logic block with multi-purpose logic/memory circuit 有权
    • FPGA configurable logic block with multi-purpose logic/memory circuit
    • 具有多用途逻辑/存储器电路的FPGA可配置逻辑块
    • US6150838A
    • 2000-11-21
    • US258024
    • 1999-02-25
    • Ralph D. Wittig , Sundararajarao Mohan , Richard A. Carberry
    • Ralph D. Wittig , Sundararajarao Mohan , Richard A. Carberry
    • H03K19/173 , H03K19/177 , G06F7/38
    • H03K19/1776 , H03K19/1737 , H03K19/17728 , H03K19/17792
    • A logic/memory circuit (LMC) utilized in a configurable logic block (CLB) of a programmable logic device (PLD) that implements an eight-input lookup table (LUT) using an array of programmable elements arranged in rows and columns. A decoder is used to read bit values from one column (e.g., sixteen programmable elements) of the array. In one embodiment, a separate read bit line is provided to facilitate faster read operations. A sixteen-to-one multiplexer/demultiplexer circuit is used to pass selected bit values to an output terminal. The array of programmable elements is programmable both from configuration lines during a configuration mode, and by data transmitted on the interconnect resources through the multiplexer/demultiplexer circuit. In one embodiment, the programmable elements of the array are connected in pairs to product term generation circuitry. Product terms generated by the product term circuitry are passed to a macrocell circuit to perform programmable array logic (PAL) logic operations. In another embodiment, a CLB includes four LMCs and a multiplier circuit such that large amounts of logic are locally implemented, thereby avoiding signal delays associated with transmission over general purpose interconnect resources within a PLD.
    • 在可编程逻辑器件（PLD）的可配置逻辑块（CLB）中使用的逻辑/存储器电路（LMC），其使用以行和列布置的可编程元件阵列来实现八输入查找表（LUT）。 解码器用于读取阵列的一列（例如十六个可编程元件）的位值。 在一个实施例中，提供单独的读取位线以便于更快的读取操作。 使用十六对一多路复用器/解复用器电路将所选择的比特值传送到输出端。 可编程元件的阵列可以在配置模式期间由配置线以及通过多路复用器/解复用器电路在互连资源上传输的数据进行编程。 在一个实施例中，阵列的可编程元件成对连接到产品项产生电路。 由产品术语电路生成的产品术语被传递到宏单元电路以执行可编程阵列逻辑（PAL）逻辑运算。 在另一个实施例中，CLB包括四个LMC和乘法器电路，使得大量逻辑被本地实现，从而避免与PLD内的通用互连资源上的传输相关联的信号延迟。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 8. 发明授权
      US06529040B1 FPGA lookup table with speed read decoder 有权
    • FPGA lookup table with speed read decoder
    • 具有速度读取解码器的FPGA查找表
    • US06529040B1
    • 2003-03-04
    • US09566052
    • 2000-05-05
    • Richard A. Carberry , Steven P. Young , Trevor J. Bauer
    • Richard A. Carberry , Steven P. Young , Trevor J. Bauer
    • H03K19173
    • H03K19/17728 , H03K19/1737
    • A fast, space-efficient lookup table (LUT) for programmable logic devices (PLDs) in which the write decoder, read decoder and memory block of the LUT are modified to improve performance while providing a highly efficient layout. Both the write decoder and the read decoder are controlled by LUT input signals, and data signals are transmitted directly to each memory circuit of the memory block (i.e., without passing through the write decoder). The read decoder includes a multiplexing circuit made up of a series of multiplexers that are directly controlled by the input signals received from the interconnect resources of the PLD. In one embodiment, a configurable logic block is provided with a single write decoder that is shared by a first LUT and a second LUT.
    • 用于可编程逻辑器件（PLD）的快速，节省空间的查找表（LUT），其中修改LUT的写解码器，读取解码器和存储器块以提供高性能，同时提供高效布局。 写解码器和读取解码器都由LUT输入信号控制，数据信号被直接发送到存储器块的每个存储电路（即不经过写入解码器）。 读取解码器包括由一系列多路复用器组成的复用电路，该多路复用器由从PLD的互连资源接收的输入信号直接控制。 在一个实施例中，可配置逻辑块被提供有由第一LUT和第二LUT共享的单个写入解码器。
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    • 9. 发明授权
      US06373279B1 FPGA lookup table with dual ended writes for ram and shift register modes 有权
    • FPGA lookup table with dual ended writes for ram and shift register modes
    • 用于RAM和移位寄存器模式的双端写入的FPGA查找表
    • US06373279B1
    • 2002-04-16
    • US09565431
    • 2000-05-05
    • Trevor J. Bauer , Steven P. Young , Richard A. Carberry
    • Trevor J. Bauer , Steven P. Young , Richard A. Carberry
    • H03K19173
    • H03K19/17728
    • A fast, space-efficient lookup table (LUT) for programmable logic devices (PLDs) in which the write decoder, read decoder and memory block of the LUT are modified to improve performance while providing a highly efficient layout. Both the write decoder and the read decoder are controlled by LUT input signals, and data signals are transmitted directly to each memory circuit of the memory block (i.e., without passing through the write decoder). Each memory circuit includes an inverter circuit connected between the memory cell and the output terminal of the memory circuit. The write decoder includes NOR gates that generate select signals used to address individual memory circuits during write operations. The read decoder includes a multiplexing circuit made up of a series of 2-to-1 multiplexers that are directly controlled by the input signals received from the interconnect resources of the PLD.
    • 用于可编程逻辑器件（PLD）的快速，节省空间的查找表（LUT），其中修改LUT的写解码器，读取解码器和存储器块以提供高性能，同时提供高效布局。 写解码器和读取解码器都由LUT输入信号控制，数据信号被直接发送到存储器块的每个存储电路（即不经过写入解码器）。 每个存储器电路包括连接在存储器单元和存储器电路的输出端之间的反相器电路。 写入解码器包括NOR门，其产生用于在写入操作期间寻址各个存储器电路的选择信号。 读取解码器包括由从PLD的互连资源接收的输入信号直接控制的一系列2对1复用器组成的复用电路。
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