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    • 61. 发明授权
      US5619460A Method of testing a random access memory 失效
    • Method of testing a random access memory
    • 测试随机存取存储器的方法
    • US5619460A
    • 1997-04-08
    • US477061
    • 1995-06-07
    • Toshiaki Kirihata , Hing Wong
    • Toshiaki Kirihata , Hing Wong
    • G11C29/12 , G11C29/06 , G11C29/10 , G11C29/00
    • G11C29/10
    • A method of testing a RAM. The RAM array is arranged in rows and columns. The rows are grouped into word line groups. The method includes the steps of: a) asserting an array select signal; b) selecting a group of rows in the array; c) selecting at least one row of the selected group of rows; and, d) repeating steps b and c until all of the groups are selected. Array Sense Amps may be set when the first group is selected and remain set until the last group is selected. In one test, word lines in all of the selected rows are activated and remain activated until the final selected row is selected. In a second test, word lines in selected groups are toggled with RAS. If a group contains a known defective word line, that group is either not addressed or its selection is disabled. In each selected group, one row, alternating rows or, all of the rows may be selected.
    • 一种测试RAM的方法。 RAM阵列以行和列排列。 行被分组成字线组。 该方法包括以下步骤：a）断言阵列选择信号; b）在数组中选择一组行; c）选择所选择的一组行中的至少一行; 和d）重复步骤b和c，直到选择所有组。 当选择第一组时，可以设置阵列传感放大器，并保持设置，直到选择最后一个组。 在一个测试中，所有选定行中的字线都被激活，并保持激活状态，直到选中最后一行。 在第二个测试中，所选组中的字线与RAS切换。 如果组中包含已知的有缺陷的字线，则该组不被寻址或其选择被禁用。 在每个选定的组中，可以选择一行，交替行或全部行。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 62. 发明授权
      US5559739A Dynamic random access memory with a simple test arrangement 失效
    • Dynamic random access memory with a simple test arrangement
    • 动态随机存取存储器，具有简单的测试方案
    • US5559739A
    • 1996-09-24
    • US535702
    • 1995-09-28
    • John K. DeBrosse , Toshiaki Kirihata , Hing Wong
    • John K. DeBrosse , Toshiaki Kirihata , Hing Wong
    • G01R31/28 , G11C11/401 , G11C11/409 , G11C11/4091 , G11C11/4094 , G11C29/50 , G11C7/00 , G11C29/00
    • G11C11/4091 , G11C11/4094 , G11C29/50 , G11C11/401
    • A Dynamic Random Access Memory (DRAM) including an array of memory cells arranged in rows and columns, a word line in each row responsive to a row address and, a pair of complementary bit lines in each column. The DRAM also includes a sense amp in each column connected between a sense enable and the pair of complementary bit lines. The sense amp is a pair of cross coupled NFETs, with the sources of the NFETs connected to the sense amp enable. A bit line pre-charge is connected to each pair of complementary bit lines. The bit line pre-charge is connected between the complementary bit line pair and a reference voltage. A test control circuit selectively holds the sense amp disabled and the bit line pairs in a pre-charge state in response to a test control signal. An active sense amp load connected between the sense amp and a load enable latches data in the sense amp. The active sense amp load is a pair of cross coupled PFETs connected to the sense amp with the sources of the PFETs connected to the load enable. Optionally, each column may include a plurality of bit line pairs, each pair connected to a mux input. In this embodiment, the sense amp is connected between the mux's output and the sense amp enable. Because the control circuit uses the equalization voltage to disable the sense amp, cell signal margin may be tested in a new way. Instead of varying the sense amp reference voltage, the voltage stored in the cells is varied. So, cell signal margin is tested by varying cell signal V.sub.S. V.sub.S may be selected to determine both a high and a low signal margin.
    • 一种动态随机存取存储器（DRAM），包括排列成行和列的存储器单元的阵列，每行中的字线响应于行地址，以及每列中的一对互补位线。 DRAM还包括连接在感测使能和该对互补位线之间的每列中的感测放大器。 感测放大器是一对交叉耦合的NFET，其中NFET的源极连接到感测放大器使能。 位线预充电连接到每对互补位线。 位线预充电连接在互补位线对和参考电压之间。 测试控制电路响应于测试控制信号选择性地将感测放大器禁用和位线对保持在预充电状态。 连接在感测放大器和负载使能之间的主动感测放大器负载锁定读出放大器中的数据。 主动感测放大器负载是连接到感测放大器的一对交叉耦合PFET，PFET的源极连接到负载使能。 可选地，每列可以包括多个位线对，每对连接到多路复用器输入。 在本实施例中，感测放大器连接在多路复用器的输出和读出放大器使能之间。 由于控制电路使用均衡电压来禁用读出放大器，所以可以以新的方式测试单元信号余量。 代替改变感测放大器参考电压，存储在单元中的电压是变化的。 因此，通过改变单元信号VS来测试单元信号余量。 可以选择VS来确定高和低信号余量。
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    • 63. 发明授权
      US5541887A Multiple port cells with improved testability 失效
    • Multiple port cells with improved testability
    • 多端口单元具有改进的可测试性
    • US5541887A
    • 1996-07-30
    • US375025
    • 1995-01-19
    • Sang H. Dhong , Wei Hwang , Toshiaki Kirihata
    • Sang H. Dhong , Wei Hwang , Toshiaki Kirihata
    • G11C8/16 , G11C29/50 , G11C7/00
    • G11C29/50 , G11C8/16
    • Sequentially terminated write enable pulses applied to respective input ports of a multi-port memory cell is effective to establish a priority among those input ports and provide unconditionally unambiguous writing to a memory cell when write operations are concurrently attempted at two or more ports of that cell, as may be encountered during rigorous testing procedures. Memory structure, particularly that of the input port circuits, is simplified and operational speed is enhanced since signal propagation through a comparator or logic circuit is avoided. Time required for testing of large memory arrays is also significantly reduced.
    • 施加到多端口存储器单元的相应输入端口的顺序终止写入使能脉冲对于在这些输入端口之间建立优先级是有效的，并且当在该单元的两个或更多个端口同时尝试写入操作时，向存储器单元提供无条件地明确的写入 ，如在严格的测试程序中可能遇到的。 存储器结构，特别是输入端口电路的存储器结构被简化，并且由于避免了通过比较器或逻辑电路的信号传播，因此提高了操作速度。 大型存储器阵列测试所需的时间也大大减少。
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    • 65. 发明授权
      US08120968B2 High voltage word line driver 失效
    • High voltage word line driver
    • 高电压字线驱动器
    • US08120968B2
    • 2012-02-21
    • US12704703
    • 2010-02-12
    • William Robert Reohr , John Edward Barth, Jr. , Toshiaki Kirihata , Derek H. Leu , Donald W. Plass
    • William Robert Reohr , John Edward Barth, Jr. , Toshiaki Kirihata , Derek H. Leu , Donald W. Plass
    • G11C16/06
    • G11C8/08 , G11C11/4085
    • A word line driver circuit coupled to a memory circuit word line includes pull-up, pull-up clamp, pull-down and pull-down clamp transistors, each having a source, a drain and a gate. For the pull-up transistor, the source is coupled to a first power supply, and the gate to a pull-up control signal. For the pull-up clamp transistor, the source is coupled to the drain of the pull-up transistor, the drain to the word line, and the gate to a pull-up clamp gate signal. For the pull-down transistor, the source is coupled to a second power supply, and the gate to a pull-down control signal. For the pull-down clamp transistor, the source is coupled to the drain of the pull-down transistor, the drain to the word line, and the gate to a pull-down clamp gate signal. The word line is coupled to one or more DRAM cells. Source to drain voltage magnitudes of the pull-up and pull-down transistors are less than a voltage between the first and second power supplies.
    • 耦合到存储器电路字线的字线驱动电路包括上拉，上拉钳位，下拉和下拉钳位晶体管，每个具有源极，漏极和栅极。 对于上拉晶体管，源极耦合到第一电源，并将栅极耦合到上拉控制信号。 对于上拉钳位晶体管，源极耦合到上拉晶体管的漏极，到字线的漏极，并将栅极耦合到上拉钳位信号。 对于下拉晶体管，源极耦合到第二电源，并将栅极耦合到下拉控制信号。 对于下拉钳位晶体管，源极耦合到下拉晶体管的漏极，漏极到字线，而栅极耦合到下拉钳位栅极信号。 字线耦合到一个或多个DRAM单元。 源极到漏极上拉和下拉晶体管的电压幅度小于第一和第二电源之间的电压。
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    • 66. 发明申请
      US20110199837A1 High Voltage Word Line Driver 失效
    • High Voltage Word Line Driver
    • 高电压字线驱动器
    • US20110199837A1
    • 2011-08-18
    • US12704703
    • 2010-02-12
    • William Robert Reohr , John Edward Barth, JR. , Toshiaki Kirihata , Derek H. Leu , Donald W. Plass
    • William Robert Reohr , John Edward Barth, JR. , Toshiaki Kirihata , Derek H. Leu , Donald W. Plass
    • G11C8/08 , G11C7/00
    • G11C8/08 , G11C11/4085
    • A word line driver circuit coupled to a memory circuit word line includes pull-up, pull-up clamp, pull-down and pull-down clamp transistors, each having a source, a drain and a gate. For the pull-up transistor, the source is coupled to a first power supply, and the gate to a pull-up control signal. For the pull-up clamp transistor, the source is coupled to the drain of the pull-up transistor, the drain to the word line, and the gate to a pull-up clamp gate signal. For the pull-down transistor, the source is coupled to a second power supply, and the gate to a pull-down control signal. For the pull-down clamp transistor, the source is coupled to the drain of the pull-down transistor, the drain to the word line, and the gate to a pull-down clamp gate signal. The word line is coupled to one or more DRAM cells. Source to drain voltage magnitudes of the pull-up and pull-down transistors are less than a voltage between the first and second power supplies.
    • 耦合到存储器电路字线的字线驱动电路包括上拉，上拉钳位，下拉和下拉钳位晶体管，每个具有源极，漏极和栅极。 对于上拉晶体管，源极耦合到第一电源，并将栅极耦合到上拉控制信号。 对于上拉钳位晶体管，源极耦合到上拉晶体管的漏极，到字线的漏极，并将栅极耦合到上拉钳位信号。 对于下拉晶体管，源极耦合到第二电源，并将栅极耦合到下拉控制信号。 对于下拉钳位晶体管，源极耦合到下拉晶体管的漏极，漏极到字线，而栅极耦合到下拉钳位栅极信号。 字线耦合到一个或多个DRAM单元。 源极到漏极上拉和下拉晶体管的电压幅度小于第一和第二电源之间的电压。
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