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61. 发明申请

WO2014203303A1 半導体装置の製造方法、及び、半導体装置审中-公开
标题翻译：半导体器件制造方法和半导体器件
公开(公告)号：WO2014203303A1
公开(公告)日：2014-12-24
申请号：PCT/JP2013/066558
申请日：2013-06-17
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 中村広記
发明人：舛岡　富士雄 , 中村　広記
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7827 , H01L21/31051 , H01L21/31055 , H01L21/32133 , H01L29/0847 , H01L29/41741 , H01L29/42356 , H01L29/66545 , H01L29/66666
摘要：　第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第２の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成するゲートラストプロセスであるＳＧＴの製造方法とその結果得られる構造を提供することを課題とする。　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１の柱状半導体層を形成するための第２のレジストと、第２の柱状半導体層を形成するための第３のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、エッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成することにより、上記課題を解決する。
摘要翻译：本发明解决了以下问题：提供一种SGT的制造方法，SGT是在第一柱状半导体层和接触电极之间形成栅极电极和栅极布线的栅极末端工艺，以及与上部连接的接触布线翅片状半导体层的截面同时形成在第二柱状半导体层周围; 以及作为制造方法的结果而获得的结构。上述问题通过以下方式解决：在半导体衬底上形成鳍状半导体层; 在所述鳍状半导体层周围形成第二绝缘膜; 在所述第二绝缘膜上沉积和调平第一多晶硅; 形成用于形成所述第一柱状半导体层的第二抗蚀剂和用于在垂直于所述鳍状半导体层的方向的方向上形成所述第二柱状半导体层的第三抗蚀剂; 并且使用蚀刻从第一柱状半导体层和第一多晶硅形成第一虚拟栅极和从第二柱状半导体层和第一多晶硅形成第二伪栅极。

62. 发明申请

WO2014199433A1 半導体装置の製造方法、及び、半導体装置审中-公开
标题翻译：半导体器件制造方法和半导体器件
公开(公告)号：WO2014199433A1
公开(公告)日：2014-12-18
申请号：PCT/JP2013/065998
申请日：2013-06-10
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 中村広記
发明人：舛岡　富士雄 , 中村　広記
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66666 , H01L21/28114 , H01L29/42356 , H01L29/42364 , H01L29/42392 , H01L29/6653 , H01L29/66545 , H01L29/66795 , H01L29/7827 , H01L29/785 , H01L29/78618 , H01L29/78642 , H01L29/78696 , H01L2029/7858
摘要：　２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを課題とする。半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程とにより、上記課題を解決する。
摘要翻译：本发明解决了提供以下问题：SGT制造方法，所述SGT制造方法是使用两个掩模来形成鳍状半导体层，柱状半导体层，栅极和门接线和由此获得的SGT结构。通过以下步骤解决所述问题：在半导体衬底的顶部上形成鳍状半导体层和在所述鳍状半导体层周围形成第一绝缘膜的第一步骤; 以及第二步骤，在所述第一步骤之后，在所述鳍状半导体层周围形成第二绝缘膜，第一多晶硅沉积在所述第二绝缘膜的顶部并且被平坦化，用于形成栅极布线的第二抗蚀剂和柱状半导体层形成在垂直于鳍状半导体层的方向的方向上，并且第一多晶硅，第二绝缘膜和鳍状半导体层被蚀刻以从柱状半导体形成第一伪栅极层和第一多晶硅。

63. 发明申请

WO2014170949A1 半導体装置の製造方法、及び、半導体装置审中-公开
标题翻译：用于制造半导体器件的方法和半导体器件
公开(公告)号：WO2014170949A1
公开(公告)日：2014-10-23
申请号：PCT/JP2013/061247
申请日：2013-04-16
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 中村広記
发明人：舛岡　富士雄 , 中村　広記
IPC分类号： H01L21/336 , H01L27/04 , H01L29/417 , H01L29/78
CPC分类号： H01L29/7827 , H01L21/02524 , H01L21/02587 , H01L21/283 , H01L21/30604 , H01L21/31 , H01L21/31111 , H01L21/32051 , H01L21/32133 , H01L29/0657 , H01L29/16 , H01L29/42356 , H01L29/66666 , H01L29/7828
摘要：　トランジスタを金属と半導体との仕事関数差によって形成する構造を持つＳＧＴを提供することを課題とする。フィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１の絶縁膜の周囲に形成された第１の金属膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第３の金属からなるゲート電極と、前記ゲート電極に接続されたゲート配線と、前記柱状半導体層の上部側壁の周囲に形成された第２の絶縁膜と、前記第２の絶縁膜の周囲に形成された第２の金属膜と、を有し、前記柱状半導体層上部と前記第２の金属膜とが接続され、前記フィン状半導体層上部と前記第１の金属膜とが接続されることを特徴とすることにより上記課題を解決する。
摘要翻译：本发明解决了提供具有通过金属和半导体之间的功函数形成晶体管的结构的SGT的问题。 SGT有：鳍状半导体层; 形成在所述鳍状半导体层的周围的第一绝缘膜; 形成在第一绝缘膜周围的第一金属膜; 形成在所述鳍状半导体层上的柱状半导体层; 形成在所述柱状半导体层的周围的栅极绝缘膜; 栅电极，包括围绕所述栅极绝缘膜的周边形成的第三金属; 栅极布线连接到栅电极; 形成在所述柱状半导体层的上部侧壁的周围的第二绝缘膜; 以及形成在所述第二绝缘膜的周围的第二金属膜。此外，本发明解决了上述问题，因为SGT的特征在于，柱状半导体层和第二金属膜的上部被连接，并且鳍状半导体层的上部和第一金属电影连接。

64. 发明申请

WO2014141485A1 ＳＧＴを有する半導体装置の製造方法审中-公开
标题翻译：制造具有SGT的半导体器件的方法
公开(公告)号：WO2014141485A1
公开(公告)日：2014-09-18
申请号：PCT/JP2013/057558
申请日：2013-03-15
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 原田望
发明人：舛岡　富士雄 , 原田　望
IPC分类号： H01L27/10 , H01L21/8238 , H01L27/092
CPC分类号： H01L27/1116 , H01L21/823828 , H01L21/823885 , H01L27/092 , H01L27/1104 , H01L29/16 , H01L29/42324 , H01L29/66666 , H01L29/66825
摘要：　ＳｉＯ２層（２３ａ、２３ｂ、２３ｃ）をエッチングマスクとして用いてｉ層基板（１３ａ）上に形成されたＳｉ柱（Ｈ５、Ｈ３、Ｈ４）の中央部に、予め形成しておいたＮ＋領域（２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｂ、２６ｃ）、Ｐ＋領域を、Ｓｉ柱（Ｈ５、Ｈ３、Ｈ４）の上下の位置に形成し、それらＮ＋領域、Ｐ＋領域をソース又はドレインを構成する不純物層とするＳＧＴを有する半導体装置の製造方法。
摘要翻译：本发明提供一种制造具有SGT的半导体器件的方法，其中在Si列的顶部和底部位置形成预成型的N +区（25a，25b，25c，26a，26b，26c）和预成型的P +区（H5，H3，H4）的中心部分的N5区域（H5，H3，H4）以及N +区域和P +区域用作杂质层。使用SiO 2层（23a，23b，23c）作为蚀刻掩模，在i层基板（13a）上形成Si列（H5，H3，H4）。杂质层构成源极和漏极。

65. 发明申请

WO2013183158A1 半導体装置の製造方法、及び、半導体装置审中-公开
标题翻译：半导体器件制造方法和半导体器件
公开(公告)号：WO2013183158A1
公开(公告)日：2013-12-12
申请号：PCT/JP2012/064760
申请日：2012-06-08
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 原田望 , 中村広記 , リシャン , ワンキンペン , ツェンツィシャン , カマスアシットラマチャンドラ , シンナヴァブ
发明人：舛岡　富士雄 , 原田　望 , 中村　広記 , リ　シャン , ワン　キンペン , ツェン　ツィシャン , カマス　アシット　ラマチャンドラ , シン　ナヴァブ
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66666 , H01L29/7827
摘要：　半導体装置の製造方法は、平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、ゲート配線を形成するための第３のレジストを形成し、前記ゲート配線を形成する第２の工程と、第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程を有する。
摘要翻译：该半导体器件的制造方法具有：形成平面状硅层的第一工序，在该平面状硅层上形成第一柱状硅层和第二柱状硅层; 第二步，其中栅极绝缘膜形成在第一柱状硅层和第二柱状硅层的周边上，金属膜和多晶硅膜形成在栅极绝缘膜的周边上，所述多晶硅膜具有膜厚度小于第一柱状硅层和第二柱状硅层之间的间隔的一半，形成用于形成栅极布线的第三抗蚀剂，形成栅极布线; 以及第三步骤，其中沉积第四抗蚀剂，暴露第一柱状硅层和第二柱状硅层的上侧壁上的多晶硅膜，通过蚀刻除去暴露的多晶硅膜，除去第四抗蚀剂，通过蚀刻去除金属膜，并且形成连接到栅极布线的第一栅极电极和第二栅极电极。

66. 发明申请

WO2013171908A1 半導体装置の製造方法及び半導体装置审中-公开
标题翻译：用于制造半导体器件的方法和半导体器件
公开(公告)号：WO2013171908A1
公开(公告)日：2013-11-21
申请号：PCT/JP2012/062857
申请日：2012-05-18
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッド , 舛岡富士雄 , 中村広記
发明人：舛岡　富士雄 , 中村　広記
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66545 , H01L29/66666 , H01L29/7827
摘要：　半導体装置の製造方法は、フィン状シリコン層（103）の周囲に第一の絶縁膜（104）を形成し、フィン状シリコン層の上部に柱状シリコン層（106）を形成する工程と、柱状シリコン層上部とフィン状シリコン層上部と柱状シリコン層下部とに不純物を注入し拡散層を形成する工程と、ゲート絶縁膜、ポリシリコンゲート電極（114a）、ポリシリコンゲート配線（114b）、及びポリシリコンゲートパッド（114c）を形成する工程とを備える。ポリシリコンゲート電極とポリシリコンゲートパッドの幅はポリシリコンゲート配線の幅より広くされている。その後、層間絶縁膜（120）を堆積すると共に、ポリシリコンゲート電極及びポリシリコンゲート配線を露出させ、ポリシリコンゲート電極及びポリシリコンゲート配線をエッチングした後、金属層（121）を堆積し、金属ゲート電極（121a）と金属ゲート配線（121b）とを形成する工程と、コンタクトを形成する工程と、を備える。
摘要翻译：一种制造半导体器件的方法包括：在鳍状硅层（103）的周围形成有第一绝缘膜（104）的步骤，在其上形成柱状硅层（106）翅片状硅层; 通过将杂质注入柱状硅层的上部，鳍状硅层的顶部和柱状硅层的底部而形成分散层的步骤; 以及形成栅极绝缘膜，多晶硅栅电极（114a），多晶硅栅极线（114b）和多晶硅栅极焊盘（114c）的步骤。多晶硅栅电极和多晶硅栅极焊盘的宽度比多晶硅栅极线的宽度宽。制造半导体层的方法随后包括：在通过暴露多晶硅栅电极蚀刻多晶硅栅电极和多晶硅栅极线之后，沉积层间绝缘膜（120）并沉积金属层（121）的步骤和多晶硅栅极线，其中形成金属栅电极（121a）和金属栅极线（121b）; 以及形成接触的步骤。

67. 发明申请

WO2023037446A1 半導体素子を用いたメモリ装置审中-公开
公开(公告)号：WO2023037446A1
公开(公告)日：2023-03-16
申请号：PCT/JP2021/033012
申请日：2021-09-08
申请人：ユニサンティス　エレクトロニクス　シンガポール　プライベート　リミテッド , 各務　正一 , 作井　康司 , 原田　望
发明人：各務　正一 KAKUMU Masakazu , 作井　康司 SAKUI Koji , 原田　望 HARADA Nozomu
IPC分类号： G11C16/04 , G11C11/401
摘要：第1の半導体層1に溝を形成し、その側壁を第1の絶縁膜2で被膜し、その中に第1の不純物層3とその上部の第2の不純物層4と、第2の不純物層の上に第2の半導体層7と、それ以外の部分に第1の半導体と、その両端にあるソース線SLに繋がるn+層6aと、ビット線BLに繋がるn+層6cと、第2の半導体層7上に形成された第1のゲート絶縁層8と、ワード線WLに繋がる第1のゲート導体層9がある。ソース線SL、第1の半導体層1につながるプレート線PL、ワード線WL、ビット線BLに印加する電圧を制御して、第2の半導体層のチャネル領域12でインパクトイオン現象、またはゲート誘起ドレインリーク電流により発生した正孔群をゲート絶縁層近傍に保持するデータ保持動作と、そして、この正孔群を、チャネル領域12内から除去するデータ消去動作を行う。

68. 发明申请

WO2023032193A1 半導体素子を用いたメモリ装置审中-公开
公开(公告)号：WO2023032193A1
公开(公告)日：2023-03-09
申请号：PCT/JP2021/032628
申请日：2021-09-06
申请人：ユニサンティス　エレクトロニクス　シンガポール　プライベート　リミテッド , 各務　正一 , 作井　康司 , 原田　望
发明人：各務　正一 KAKUMU Masakazu , 作井　康司 SAKUI Koji , 原田　望 HARADA Nozomu
IPC分类号： H01L27/108 , H01L21/8242
摘要：基板上に第１の半導体層１を形成し、その一部に垂直方向に伸延する第１の不純物層３とその上部の第２の不純物層４があり、それらの側壁と半導体層１を第２のゲート絶縁層２で被膜し、そこにできた溝にゲート導体層２２と、第２の絶縁層があり、第２の不純物層の上に第２の半導体層７と、その両端にあるソース線ＳＬに繋がるｎ+層６ａと、ビット線ＢＬに繋がるｎ+層６ｃと、第２の半導体層７を被膜するように形成された第２のゲート絶縁層８と、ワード線ＷＬに繋がる第２のゲート導体層９がある。ソース線ＳＬ、第１のゲート導体層２２につながるプレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加する電圧を制御して、第２の半導体層のチャネル領域でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生した正孔群をゲート絶縁層近傍に保持するデータ保持動作と、そして、この正孔群を、チャネル領域１２内から除去するデータ消去動作を行う。

69. 发明申请

WO2023281728A1 半導体素子を用いたメモリ装置审中-公开
公开(公告)号：WO2023281728A1
公开(公告)日：2023-01-12
申请号：PCT/JP2021/025899
申请日：2021-07-09
申请人：ユニサンティス　エレクトロニクス　シンガポール　プライベート　リミテッド , 原田　望 , 作井　康司
发明人：原田　望 HARADA Nozomu , 作井　康司 SAKUI Koji
IPC分类号： G11C16/04 , G11C11/401 , H01L21/8242 , H01L27/10 , H01L27/108
摘要： P層基板２０上に、Ｎ+層２１ａ、Ｐ層２２ａ、Ｎ+層２１ｂよりなる第１のＳｉ柱２２ａに形成した第１のダイナミックフラッシュメモリセルと、Ｐ層２２ｂ、Ｎ+層２１ｃよりなる第２のＳｉ柱２２ｂに、第１のビット線ＢＬ１に繋がるＮ+層２１ｂを第１のダイナミックフラッシュメモリセルと共通に用いた第２のダイナミックフラッシュメモリセルと、を積み重ねてダイナミックフラッシュメモリを形成する。平面視において、第１のプレート線ＰＬ１、第１のワード線ＷＬ１、第２のワード線ＷＬ２と、第２のプレート線ＰＬ２と、が同じ方向に伸延し、且つこれらが第１のビット線ＢＬ１が伸延する方向と直交して形成されている。

70. 发明申请

WO2022269890A1 半導体素子を用いたメモリ装置の製造方法审中-公开
公开(公告)号：WO2022269890A1
公开(公告)日：2022-12-29
申请号：PCT/JP2021/024090
申请日：2021-06-25
申请人：ユニサンティス　エレクトロニクス　シンガポール　プライベート　リミテッド , 原田　望 , 作井　康司
发明人：原田　望 HARADA Nozomu , 作井　康司 SAKUI Koji
IPC分类号： H01L21/8242 , H01L27/108 , H01L27/10844
摘要：Ｐ層基板２０上にソース線ＳＬに繋がるＮ+層２１Ａ、Ｓｉ柱２５ａ～２５ｄ、ビット線ＢＬに繋がるＮ+層２３Ａ～２３Ｄ、Ｓｉ柱２５ａ～２５ｄの下部と上部を囲むゲート絶縁層ＨｆＯ2層３０ａ、３０ｂ、プレート線ＰＬに繋がるＴｉＮ層３１ａと、ワード線ＷＬに繋がるＴｉＮ層３２、３２ｂを形成する工程を有し、Ｓｉ柱２５ａ～２５ｄをＰ層２７ａ～２７ｄと、これらを囲んで堆積したＰ層２７ａ～２７ｄを形成して、行列状に配置された複数のダイナミックフラッシュメモリセルを形成する。

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