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1. 发明专利

JPWO2006132158A1 不揮発性半導体記憶装置およびその製造方法有权
公开(公告)号：JPWO2006132158A1
公开(公告)日：2009-01-08
申请号：JP2007520081
申请日：2006-06-02
申请人：シャープ株式会社 , 舛岡富士雄 , 富士雄舛岡
发明人：舛岡　富士雄 , 富士雄舛岡 , 卓也大場 , 卓也大場
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/42324 , H01L21/28273 , H01L29/66825
摘要：浮遊ゲート及び制御ゲートを有する半導体記憶装置の、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させる半導体記憶装置及びその製造方法を提供することを目的とする。半導体層の側壁の周囲の全部に形成された浮遊ゲート及び制御ゲートから構成されるメモリセルを有する半導体記憶装置であり、浮遊ゲートを半導体層の底部から離すことにより、制御ゲートを浮遊ゲート下部に形成する。さらに、浮遊ゲート上部に制御ゲートを形成することにより、凹形状の制御ゲートを作る手段を提供する。

2. 发明专利

JP2004071677A Semiconductor device and its manufacturing method 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2004071677A
公开(公告)日：2004-03-04
申请号：JP2002225765
申请日：2002-08-02
申请人： Fujio Masuoka , Matsushita Electric Ind Co Ltd , 松下電器産業株式会社 , 舛岡富士雄
发明人： DOI HIROYUKI , OKUDA YASUSHI , MIMURO KEN , MATSUO ICHIRO , IKEDA NOBUYUKI , MASUOKA FUJIO
IPC分类号： H01L29/866
摘要： PROBLEM TO BE SOLVED: To restrain variation with time in a reverse breakdown voltage obtained by the reverse breakdown voltage of a pn junction in a semiconductor device functioning as a constant voltage element.
SOLUTION: The reverse breakdown voltage in a diode is adjusted. The diode is formed at a portion to an n-type impurity diffusion layer 14 formed toward the inside from the surface of an active region 13 of a p-type semiconductor substrate 11. For that purpose, a p-type impurity diffusion layer 18 is provided directly below the n-type impurity diffusion layer 14. Additionally, the p-type impurity diffusion layer 18 is formed separately from a device isolation insulating film 12. As a result, the reverse junction breakdown position of the diode can be separated from the device isolation insulating film 12, the injection of a carrier being generated by a breakdown phenomenon to a device isolation oxide film is restrained, and hence the variation with time in the reverse breakdown voltage is restrained.
COPYRIGHT: (C)2004,JPO
摘要翻译：要解决的问题：在用作恒定电压元件的半导体器件中由pn结的反向击穿电压获得的反向击穿电压中抑制随时间的变化。
解决方案：调整二极管中的反向击穿电压。二极管形成在从p型半导体基板11的有源区域13的表面向内侧形成的n型杂质扩散层14的一部分上。为此，p型杂质扩散层18为设置在n型杂质扩散层14的正下方。此外，p型杂质扩散层18与器件隔离绝缘膜12分开形成。结果，二极管的反接点击穿位置可以与器件隔离绝缘膜12，抑制通过击穿现象产生的载体向器件隔离氧化膜的注入，从而抑制反向击穿电压随时间的变化。版权所有（C）2004，JPO

3. 发明专利

TWI302365B 非揮發性半導體記憶裝置及其製造方法有权
简体标题：非挥发性半导体记忆设备及其制造方法
公开(公告)号：TWI302365B
公开(公告)日：2008-10-21
申请号：TW095120498
申请日：2006-06-09
申请人：夏普股份有限公司 SHARP KABUSHIKI KAISHA , 舛岡富士雄 MASUOKA, FUJIO
发明人：舛岡富士雄 MASUOKA, FUJIO , 大場卓也 OOBA, TAKUYA
IPC分类号： H01L
CPC分类号： H01L29/42324 , H01L21/28273 , H01L29/66825
摘要：本發明之目的在於提供一種半導體記憶裝置及其製造方法,該半導體記憶裝置含有漂浮閘(floating gate)及控制閘(control gate),且可並不增加其佔據面積而使漂浮閘與控制閘之容量比進一步增大。
本發明之半導體記憶裝置含有包含漂浮閘及控制閘之記憶體單元,該漂浮閘形成於半導體層之整個側壁周圍;且藉由將漂浮閘自半導體層底部分離,而使控制閘形成於漂浮閘下部。本發明進而提供以下方法:藉由於漂浮閘上部形成控制閘,而製作凹狀控制閘。
简体摘要：本发明之目的在于提供一种半导体记忆设备及其制造方法,该半导体记忆设备含有漂浮闸(floating gate)及控制闸(control gate),且可并不增加其占据面积而使漂浮闸与控制闸之容量比进一步增大。本发明之半导体记忆设备含有包含漂浮闸及控制闸之内存单元,该漂浮闸形成于半导体层之整个侧壁周围;且借由将漂浮闸自半导体层底部分离,而使控制闸形成于漂浮闸下部。本发明进而提供以下方法:借由于漂浮闸上部形成控制闸,而制作凹状控制闸。

4. 发明专利

TWI270106B 半導體裝置,該製造方法及具備此而所構成之攜帶電子機器有权
简体标题：半导体设备,该制造方法及具备此而所构成之携带电子机器
公开(公告)号：TWI270106B
公开(公告)日：2007-01-01
申请号：TW094107186
申请日：2005-03-09
申请人：舛岡富士雄 MASUOKA, FUJIO , 夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：舛岡富士雄 MASUOKA, FUJIO , 橫山敬 YOKOYAMA, TAKASHI , 谷上拓司 TANIGAMI, TAKUJI , 堀井新司 HORII, SHINJI
IPC分类号： H01L
CPC分类号： H01L21/28273 , H01L21/823487 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11568 , H01L29/66825 , H01L29/7881 , H01L29/792 , H01L29/7926
摘要：一種在島狀半導體層之側壁上形成元件之半導體裝置，可提高所形成元件之形狀或構成、電路構成之設計自由度。
是使用一種半導體裝置，其特徵為：在相同基板上形成含有第1及第2島狀半導體層之2個以上的島狀半導體層，至少第1島狀半導體層是在該側壁具有階差而使平行於基板表面之截面的截面積可對垂直方向之高度成為階梯性不同，第2島狀半導體層是和第1島狀半導體層有無側壁之階差或階差之數量為互不相同，第1及第2島狀半導體層是在藉由階差而所區隔出之側壁之各部或是不持有階差之側壁上具有元件。
简体摘要：一种在岛状半导体层之侧壁上形成组件之半导体设备，可提高所形成组件之形状或构成、电路构成之设计自由度。是使用一种半导体设备，其特征为：在相同基板上形成含有第1及第2岛状半导体层之2个以上的岛状半导体层，至少第1岛状半导体层是在该侧壁具有阶差而使平行于基板表面之截面的截面积可对垂直方向之高度成为阶梯性不同，第2岛状半导体层是和第1岛状半导体层有无侧壁之阶差或阶差之数量为互不相同，第1及第2岛状半导体层是在借由阶差而所区隔出之侧壁之各部或是不持有阶差之侧壁上具有组件。

5. 发明专利

TW200535919A 半導體裝置,該製造方法及具備此而所構成之攜帶電子機器审中-公开
简体标题：半导体设备,该制造方法及具备此而所构成之携带电子机器
公开(公告)号：TW200535919A
公开(公告)日：2005-11-01
申请号：TW094107186
申请日：2005-03-09
申请人：舛岡富士雄 MASUOKA, FUJIO , 夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：舛岡富士雄 MASUOKA, FUJIO , 橫山敬 YOKOYAMA, TAKASHI , 谷上拓司 TANIGAMI, TAKUJI , 堀井新司 HORII, SHINJI
IPC分类号： H01L
CPC分类号： H01L21/28273 , H01L21/823487 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11568 , H01L29/66825 , H01L29/7881 , H01L29/792 , H01L29/7926
摘要：一種在島狀半導體層之側壁上形成元件之半導體裝置，可提高所形成元件之形狀或構成、電路構成之設計自由度。在相同基板上形成含有第1及第2島狀半導體層之2個以上的島狀半導體層，至少第1島狀半導體層是在該側壁具有階差而使平行於基板表面之截面的截面積可對垂直方向之高度成為階梯性不同，第2島狀半導體層是和第1島狀半導體層有無側壁之階差或階差之數量為互不相同，第1及第2島狀半導體層是在藉由階差而所區隔出之側壁之各部或是不持有階差之側壁上具有元件。
简体摘要：一种在岛状半导体层之侧壁上形成组件之半导体设备，可提高所形成组件之形状或构成、电路构成之设计自由度。在相同基板上形成含有第1及第2岛状半导体层之2个以上的岛状半导体层，至少第1岛状半导体层是在该侧壁具有阶差而使平行于基板表面之截面的截面积可对垂直方向之高度成为阶梯性不同，第2岛状半导体层是和第1岛状半导体层有无侧壁之阶差或阶差之数量为互不相同，第1及第2岛状半导体层是在借由阶差而所区隔出之侧壁之各部或是不持有阶差之侧壁上具有组件。

6. 发明专利

TW200503254A 半導體記憶裝置及其製造方法 SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD FOR THE SAME 审中-公开
简体标题：半导体记忆设备及其制造方法 SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD FOR THE SAME
公开(公告)号：TW200503254A
公开(公告)日：2005-01-16
申请号：TW093115029
申请日：2004-05-27
申请人：舛岡富士雄 MASUOKA, FUJIO , 夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：遠藤哲郎 ENDOH, TETSUO , 舛岡富士雄 MASUOKA, FUJIO , 堀井新司 HORII, SHINJI , 谷上拓司 TANIGAMI, TAKUJI , 和田昌久 WADA, YOSHIHISA , 橫山敬 YOKOYAMA, TAKASHI , 竹內昇 TAKEUCHI, NOBORU
IPC分类号： H01L
CPC分类号： H01L27/11556 , H01L27/115
摘要：本發明提供了一種半導體記憶裝置，其包含形成於第一導電性類型之半導體基板上的一個或多個突出半導體層，以及位於該等突出半導體層之表面上的複數個記憶體單元，其中，每個記憶體單元由一電荷儲存層、一控制閘極以及一形成於該突出之半導體層之一部分中的第二導電類型之雜質擴散層形成，並將該等複數個記憶體單元校直於至少一預定方向，及放置被校直於該預定方向的複數個記憶體單元之控制閘極以便使其相互分離。
简体摘要：本发明提供了一种半导体记忆设备，其包含形成于第一导电性类型之半导体基板上的一个或多个突出半导体层，以及位于该等突出半导体层之表面上的复数个内存单元，其中，每个内存单元由一电荷存储层、一控制闸极以及一形成于该突出之半导体层之一部分中的第二导电类型之杂质扩散层形成，并将该等复数个内存单元校直于至少一预定方向，及放置被校直于该预定方向的复数个内存单元之控制闸极以便使其相互分离。

7. 发明专利

TW546720B 用以評估在平面定向上半導體基板之依附性質之方法及使用該方法之半導體裝置有权
简体标题：用以评估在平面定向上半导体基板之依附性质之方法及使用该方法之半导体设备
公开(公告)号：TW546720B
公开(公告)日：2003-08-11
申请号：TW091113645
申请日：2002-06-21
申请人：夏普股份有限公司 , 舛岡富士雄
发明人：遠藤哲郎 , 舛岡富士雄 , 竹內昇 , 谷上拓司 , 橫山敬
IPC分类号： H01L
CPC分类号： H01L22/12 , H01L2924/0002 , H01L2924/00
摘要：一種用以評估半導體基板的平面定向依附性之方法，包括：在一具有平面定向(100)的半導體基板上形成一硬式遮罩；利用硬式遮罩作為遮罩，以非等向性的方式蝕刻該半導體基板，以取得朝向特定晶體定向的表面；以及藉由使用至少一部份該朝向特定晶體定向的表面以評估該半導體基板的一平面定向依附性。
简体摘要：一种用以评估半导体基板的平面定向依附性之方法，包括：在一具有平面定向(100)的半导体基板上形成一硬式遮罩；利用硬式遮罩作为遮罩，以非等向性的方式蚀刻该半导体基板，以取得朝向特定晶体定向的表面；以及借由使用至少一部份该朝向特定晶体定向的表面以评估该半导体基板的一平面定向依附性。

8. 发明专利

TWI289853B 非揮發性半導體儲存裝置及包含該儲存裝置之液晶顯示裝置 NONVOLATILE SEMICONDUCTOR STORAGE DEVICE, AND LIQUID CRYSTAL DISPLAY DEVICE INCLUDING THE SAME 有权
简体标题：非挥发性半导体存储设备及包含该存储设备之液晶显示设备 NONVOLATILE SEMICONDUCTOR STORAGE DEVICE, AND LIQUID CRYSTAL DISPLAY DEVICE INCLUDING THE SAME
公开(公告)号：TWI289853B
公开(公告)日：2007-11-11
申请号：TW093125375
申请日：2004-08-23
申请人：舛岡富士雄 MASUOKA, FUJIO , 夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：舛岡富士雄 MASUOKA, FUJIO , 櫻庭弘 SAKURABA, HIROSHI , 松岡史宜 MATSUOKA, FUMIYOSHI , 上野庄之助 UENO, SYOUNOSUKE , 松山隆介 MATSUYAMA, RYUSUKE , 堀井新司 HORII, SHINJI
IPC分类号： G11C
CPC分类号： G11C16/0483
摘要：一種非揮發性半導體儲存裝置包括：複數個記憶體單元單位群組，每個包括一或更多NAND非揮發性記憶體單元單位，每個包括至少一記憶體單元，其具有一控制閘極、一第一選擇電晶體，具有一第一選擇閘極、以及一第二選擇電晶體，具有一第二選擇閘極，該記憶體單元單位群組，每個尚包括一控制閘極線連接至該控制閘極、一第一選擇閘極線連接至該第一選擇閘極及一第二選擇閘極線連接至該第二選擇閘極；一共同控制閘極線共同地連接至該等記憶體單元單位群組之另一控制閘極線；一第一共同選擇閘極線共同地連接至該等記憶體單元單位群組之另一第一選擇閘極線；以及一第二共同選擇閘極線共同地連接至該記憶體單元單位群組之另一第二選擇閘極線；其中根據該共同控制閘極線和該等第一和第二共同選擇閘極線唯一地選擇在該等分別記憶體單元單位群組中之每個該等記憶體單元。
简体摘要：一种非挥发性半导体存储设备包括：复数个内存单元单位群组，每个包括一或更多NAND非挥发性内存单元单位，每个包括至少一内存单元，其具有一控制闸极、一第一选择晶体管，具有一第一选择闸极、以及一第二选择晶体管，具有一第二选择闸极，该内存单元单位群组，每个尚包括一控制闸极线连接至该控制闸极、一第一选择闸极线连接至该第一选择闸极及一第二选择闸极线连接至该第二选择闸极；一共同控制闸极线共同地连接至该等内存单元单位群组之另一控制闸极线；一第一共同选择闸极线共同地连接至该等内存单元单位群组之另一第一选择闸极线；以及一第二共同选择闸极线共同地连接至该内存单元单位群组之另一第二选择闸极线；其中根据该共同控制闸极线和该等第一和第二共同选择闸极线唯一地选择在该等分别内存单元单位群组中之每个该等内存单元。

9. 发明专利

TWI258144B 記憶體細胞單元、包括記憶體細胞單元之非揮發性半導體儲存裝置、以及記憶體細胞陣列驅動方法 MEMORY CELL UNIT, NONVOLATILE SEMICONDUCTOR STORAGE DEVICE INCLUDING MEMORY CELL UNIT, AND MEMORY CELL ARRAY DRIVING METHOD 有权
简体标题：内存细胞单元、包括内存细胞单元之非挥发性半导体存储设备、以及内存细胞数组驱动方法 MEMORY CELL UNIT, NONVOLATILE SEMICONDUCTOR STORAGE DEVICE INCLUDING MEMORY CELL UNIT, AND MEMORY CELL ARRAY DRIVING METHOD
公开(公告)号：TWI258144B
公开(公告)日：2006-07-11
申请号：TW093127051
申请日：2004-09-07
申请人：舛岡富士雄 MASUOKA, FUJIO , 夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：舛岡富士雄 MASUOKA, FUJIO , 櫻庭弘 SAKURABA, HIROSHI , 松岡史宜 MATSUOKA, FUMIYOSHI , 上野庄之助 UENO, SYOUNOSUKE , 松山隆介 MATSUYAMA, RYUSUKE , 堀井新司 HORII, SHINJI , 谷上拓司 TANIGAMI, TAKUJI
IPC分类号： G11C
CPC分类号： H01L29/7926 , G11C16/0483 , H01L27/115 , H01L27/11556 , H01L29/7881 , H01L29/792
摘要：本發明揭示一種記憶體細胞單元，其包括：一半導體基板，其具有一位於其表面之至少一部分中的源極擴散層；一柱形半導體層，其提供於該半導體基板之上，並具有一提供於其最上部分中之汲極擴散層及一提供於其整個底部部分中之第一低濃度雜質擴散層；一記憶體細胞排列，其包括複數個記憶體細胞，該等記憶體細胞提供於該柱形半導體層之周邊壁中並垂直於該基板而串聯連接，該等記憶體細胞均具有一電荷儲存層及一控制閘極；一提供於該記憶體細胞排列之下端處的第二雜質擴散層；及一選擇電晶體，其具有一提供於該柱形半導體層之周邊壁周圍的閘電極且其連接第二雜質擴散層與第一雜質擴散層；其中該第一雜質擴散層延伸至以與該選擇電晶體之閘電極相反的關係而提供於該柱形半導體層之周邊壁中的一通道區域之一部分中。
简体摘要：本发明揭示一种内存细胞单元，其包括：一半导体基板，其具有一位于其表面之至少一部分中的源极扩散层；一柱形半导体层，其提供于该半导体基板之上，并具有一提供于其最上部分中之汲极扩散层及一提供于其整个底部部分中之第一低浓度杂质扩散层；一内存细胞排列，其包括复数个内存细胞，该等内存细胞提供于该柱形半导体层之周边壁中并垂直于该基板而串联连接，该等内存细胞均具有一电荷存储层及一控制闸极；一提供于该内存细胞排列之下端处的第二杂质扩散层；及一选择晶体管，其具有一提供于该柱形半导体层之周边壁周围的闸电极且其连接第二杂质扩散层与第一杂质扩散层；其中该第一杂质扩散层延伸至以与该选择晶体管之闸电极相反的关系而提供于该柱形半导体层之周边壁中的一信道区域之一部分中。

10. 发明专利

TWI249845B 半導體裝置 SEMICONDUCTOR DEVICE 有权
简体标题：半导体设备 SEMICONDUCTOR DEVICE
公开(公告)号：TWI249845B
公开(公告)日：2006-02-21
申请号：TW093120893
申请日：2004-07-13
申请人：舛岡富士雄 MASUOKA, FUJIO , 夏普股份有限公司 SHARP KABUSHIKI KAISHA
发明人：舛岡富士雄 MASUOKA, FUJIO , 堀井新司 HORII, SHINJI , 谷上拓司 TANIGAMI, TAKUJI , 橫山敬 YOKOYAMA, TAKASHI , 竹內昇 TAKEUCHI, NOBORU
IPC分类号： H01L
CPC分类号： H01L21/26586 , H01L21/28273 , H01L21/28282 , H01L27/115 , H01L27/11556 , H01L29/0623 , H01L29/0646 , H01L29/0649 , H01L29/0657 , H01L29/42384 , H01L29/42392 , H01L29/66484 , H01L29/66666 , H01L29/66742 , H01L29/66825 , H01L29/66833 , H01L29/7828 , H01L29/78642 , H01L29/78648 , H01L29/78696
摘要：本發明揭示一種包括一記憶體單元的半導體裝置，該單元包括：一第一導電類型之一柱形半導體層，其形成於一半導體基板上；一第二導電類型之源極擴散層與汲極擴散層，其形成於該柱形半導體層之上部分及下部分中；該第二導電類型之一半導體層或一空腔，其形成於該柱形半導體層內；以及一閘極電極，其經由一閘極絕緣膜形成於該柱形半導體層之一側面上，或一控制閘極電極，其經由一電荷累積層形成於該柱形半導體層之該側面上。
简体摘要：本发明揭示一种包括一内存单元的半导体设备，该单元包括：一第一导电类型之一柱形半导体层，其形成于一半导体基板上；一第二导电类型之源极扩散层与汲极扩散层，其形成于该柱形半导体层之上部分及下部分中；该第二导电类型之一半导体层或一空腔，其形成于该柱形半导体层内；以及一闸极电极，其经由一闸极绝缘膜形成于该柱形半导体层之一侧面上，或一控制闸极电极，其经由一电荷累积层形成于该柱形半导体层之该侧面上。

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