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    • 52. 发明授权
      US08766332B2 Optimization of critical dimensions and pitch of patterned features in and above a substrate 有权
    • Optimization of critical dimensions and pitch of patterned features in and above a substrate
    • 优化衬底中和图案上的图案特征的临界尺寸和间距
    • US08766332B2
    • 2014-07-01
    • US13613956
    • 2012-09-13
    • James M. Cleeves , Roy E. Scheuerlein
    • James M. Cleeves , Roy E. Scheuerlein
    • H01L29/80
    • H01L27/105 , H01L23/528 , H01L2924/0002 , H01L2924/00
    • A die is formed with different and optimized critical dimensions in different device levels and areas of those device levels using photolithography and etch techniques. One aspect of the invention provides for a memory array formed above a substrate, with driver circuitry formed in the substrate. A level of the memory array consists of, for example, parallel rails and a fan-out region. It is desirable to maximize density of the rails and minimize cost of lithography for the entire memory array. This can be achieved by forming the rails at a tighter pitch than the CMOS circuitry beneath it, allowing cheaper lithography tools to be used when forming the CMOS, and similarly by optimizing lithography and etch techniques for a device level to produce a tight pitch in the rails, and a more relaxed pitch in the less-critical fan-out region.
    • 在使用光刻和蚀刻技术的不同器件级别和那些器件级别的区域中，使用不同且优化的临界尺寸形成管芯。 本发明的一个方面提供了形成在衬底上的存储器阵列，其中驱动电路形成在衬底中。 存储器阵列的一个级别包括例如平行轨道和扇出区域。 希望使轨道的密度最大化并最小化整个存储器阵列的光刻成本。 这可以通过以比它下面的CMOS电路更紧的间距形成轨道来实现，从而允许在形成CMOS时使用更便宜的光刻工具，并且类似地通过优化用于器件级别的光刻和蚀刻技术以在 轨道，并且在不太关键的扇出区域更放松。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 57. 发明授权
      US07768038B2 Post vertical interconnects formed with silicide etch stop and method of making 有权
    • Post vertical interconnects formed with silicide etch stop and method of making
    • 后置垂直互连形成硅化物蚀刻停止和制造方法
    • US07768038B2
    • 2010-08-03
    • US11849174
    • 2007-08-31
    • James M. Cleeves
    • James M. Cleeves
    • H01L23/48
    • H01L27/11568 , H01L21/76885 , H01L27/105 , H01L27/115 , H01L27/11578
    • A method to form a vertical interconnect advantageous for high-density semiconductor devices. A conductive etch stop layer, preferably of cobalt silicide, is formed. The etch stop layer may be in the form of patterned lines or wires. A layer of contact material is formed on and in contact with the etch stop layer. The layer of contact material is patterned to form posts. Dielectric is deposited over and between the posts, then the dielectric planarized to expose the tops of the posts. The posts can serve as vertical interconnects which electrically connect a next conductive layer formed on and in contact with the vertical interconnects with the underlying etch stop layer. The patterned dimension of vertical interconnects formed according to the present disclosure can be substantially the same as the minimum feature size, even at very small minimum feature size.
    • 一种形成有利于高密度半导体器件的垂直互连的方法。 形成优选硅化钴的导电蚀刻停止层。 蚀刻停止层可以是图案化线或线的形式。 接触材料层形成在蚀刻停止层上并与蚀刻停止层接触。 图案化接触材料层以形成柱。 电介质沉积在柱之间和之间，然后将电介质平坦化以暴露柱的顶部。 柱可以用作垂直互连，其将形成在垂直互连上的下一个导电层与下面的蚀刻停止层电连接。 根据本公开形成的垂直互连的图案化尺寸可以与最小特征尺寸基本相同，即使在非常小的最小特征尺寸。
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    • 58. 发明申请
      US20080310231A1 OPTIMIZATION OF CRITICAL DIMENSIONS AND PITCH OF PATTERNED FEATURES IN AND ABOVE A SUBSTRATE 有权
    • OPTIMIZATION OF CRITICAL DIMENSIONS AND PITCH OF PATTERNED FEATURES IN AND ABOVE A SUBSTRATE
    • 关键尺寸的优化和基板上及以上图案特征的优化
    • US20080310231A1
    • 2008-12-18
    • US12136766
    • 2008-06-10
    • James M. Cleeves , Roy E. Scheuerlein
    • James M. Cleeves , Roy E. Scheuerlein
    • G11C11/34 , H01L27/092
    • H01L27/105 , H01L23/528 , H01L2924/0002 , H01L2924/00
    • A die is formed with different and optimized critical dimensions in different device levels and areas of those device levels using photolithography and etch techniques. One aspect of the invention provides for a memory array formed above a substrate, with driver circuitry formed in the substrate. A level of the memory array consists of, for example, parallel rails and a fan-out region. It is desirable to maximize density of the rails and minimize cost of lithography for the entire memory array. This can be achieved by forming the rails at a tighter pitch than the CMOS circuitry beneath it, allowing cheaper lithography tools to be used when forming the CMOS, and similarly by optimizing lithography and etch techniques for a device level to produce a tight pitch in the rails, and a more relaxed pitch in the less-critical fan-out region.
    • 在使用光刻和蚀刻技术的不同器件级别和那些器件级别的区域中，使用不同且优化的临界尺寸形成管芯。 本发明的一个方面提供了形成在衬底上的存储器阵列，其中驱动电路形成在衬底中。 存储器阵列的一个级别包括例如平行轨道和扇出区域。 希望使轨道的密度最大化并最小化整个存储器阵列的光刻成本。 这可以通过以比它下面的CMOS电路更紧的间距形成轨道来实现，从而允许在形成CMOS时使用更便宜的光刻工具，并且类似地通过优化用于器件级别的光刻和蚀刻技术以在 轨道，并且在不太关键的扇出区域更放松。
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    • 59. 发明授权
      US07423304B2 Optimization of critical dimensions and pitch of patterned features in and above a substrate 有权
    • Optimization of critical dimensions and pitch of patterned features in and above a substrate
    • 优化衬底中和图案上的图案特征的临界尺寸和间距
    • US07423304B2
    • 2008-09-09
    • US10728437
    • 2003-12-05
    • James M. Cleeves , Roy E. Scheuerlein
    • James M. Cleeves , Roy E. Scheuerlein
    • H01L29/80 , H01L31/112
    • H01L27/105 , H01L23/528 , H01L2924/0002 , H01L2924/00
    • A die is formed with different and optimized critical dimensions in different device levels and areas of those device levels using photolithography and etch techniques. One aspect of the invention provides for a memory array formed above a substrate, with driver circuitry formed in the substrate. A level of the memory array consists of, for example, parallel rails and a fan-out region. It is desirable to maximize density of the rails and minimize cost of lithography for the entire memory array. This can be achieved by forming the rails at a tighter pitch than the CMOS circuitry beneath it, allowing cheaper lithography tools to be used when forming the CMOS, and similarly by optimizing lithography and etch techniques for a device level to produce a tight pitch in the rails, and a more relaxed pitch in the less-critical fan-out region.
    • 在使用光刻和蚀刻技术的不同器件级别和那些器件级别的区域中，使用不同且优化的临界尺寸形成管芯。 本发明的一个方面提供了形成在衬底上的存储器阵列，其中驱动电路形成在衬底中。 存储器阵列的一个级别包括例如平行轨道和扇出区域。 希望使轨道的密度最大化并最小化整个存储器阵列的光刻成本。 这可以通过以比它下面的CMOS电路更紧的间距形成轨道来实现，从而允许在形成CMOS时使用更便宜的光刻工具，并且类似地通过优化用于器件级别的光刻和蚀刻技术来产生紧密的间距 轨道，并且在不太关键的扇出区域更放松。
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