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21. 发明专利

JP2012209297A Semiconductor device and method of manufacturing the same 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2012209297A
公开(公告)日：2012-10-25
申请号：JP2011071526
申请日：2011-03-29
申请人： Mitsubishi Electric Corp , 三菱電機株式会社
发明人： SUITA MUNEYOSHI , IMAI AKIFUMI , NANJO TAKUMA , SHIOZAWA KATSUOMI , SUZUKI YOSUKE
IPC分类号： H01L21/318 , H01L21/205 , H01L21/338 , H01L29/778 , H01L29/812
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device and a method of manufacturing the same capable of suppressing reduction in an electron mobility and enhancing confinement of a two-dimensional electron gas.SOLUTION: A first nitride semiconductor layer 2 formed of AlInGaN (0≤a, b≤1, 0≤a+b≤1) and having a bandgap larger than that of a second nitride semiconductor layer 3, the second nitride semiconductor layer 3 formed of AlInGaN (0≤c, d≤1, 0≤c+d≤1), a back barrier layer 4 formed of InGaN (0
摘要翻译：要解决的问题：提供能够抑制电子迁移率的降低和二维电子气的限制的半导体装置及其制造方法。＆lt; SB＆gt;＆lt; SB＆gt;＆lt; SB＆gt;＆lt; SB＆gt;＆lt; SB＆gt; 1-（a + b）N（0≤a，b≤1,0≤a+b≤1），并且具有比第二氮化物半导体层3的带隙大的带隙，第二氮化物半导体层3 形成于 d Ga 1-（c + d） N（0≤c，d≤1,0≤c+d≤1），由In 1 形成的背面阻挡层4 -e N（0 F （SBB =“POST”> Ga Ga Ga Ga Ga Ga Ga>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>> ），并且具有与第二氮化物半导体层3的带隙相当的带隙，以及由 i 形成的阻挡层6。＆lt; SB POS =“POST”> 1-（h + i） N（0≤h，i≤1,0≤h+i≤1）并且具有比沟道层大的带隙 5，ar e依次层叠在基板1上。版权所有（C）2013，JPO＆INPIT

22. 发明专利

JP2012174825A Heterojunction field effect transistor and method for manufacturing the same 审中-公开
标题翻译：异相场效应晶体管及其制造方法
公开(公告)号：JP2012174825A
公开(公告)日：2012-09-10
申请号：JP2011034194
申请日：2011-02-21
申请人： Mitsubishi Electric Corp , 三菱電機株式会社
发明人： SHIOZAWA KATSUOMI , SUITA MUNEYOSHI , NANJO TAKUMA , SUZUKI YOSUKE , IMAI AKIFUMI , ABE YUJI , YAGYU EIJI
IPC分类号： H01L21/338 , H01L21/225 , H01L21/28 , H01L29/417 , H01L29/778 , H01L29/812
摘要： PROBLEM TO BE SOLVED: To provide: a heterojunction field effect transistor (FET) having low resistance and capable of performing high-speed operation, without causing deterioration in withstand voltage characteristics and an increase in a gate leakage current; and a method for manufacturing the FET.SOLUTION: A method for manufacturing a heterojunction FET includes: (a) a step of preparing a channel layer 3 and a barrier layer 4 formed on the channel layer 3, as a nitride semiconductor layer; (b) a step of forming a ZnO film 9 on the nitride semiconductor layer as an impurity diffusion source; (c) a step of forming an oxide film 10 in a region other than a region where a drain electrode 6 and a source electrode 5 are to be formed, on the ZnO film 9; (d) a step of subjecting the nitride semiconductor layer to heat treatment so that Zn and O are selectively diffused from the ZnO film 9 into the channel layer 3 and the barrier layer 4 below a region where the oxide film 10 is not formed.
摘要翻译：要解决的问题：提供：具有低电阻并且能够执行高速操作的异质结场效应晶体管（FET），而不会导致耐压特性的劣化和栅极漏电流的增加; 以及制造该FET的方法。解决方案：异质结FET的制造方法包括：（a）制备沟道层3和形成在沟道层3上的势垒层4作为氮化物半导体层的步骤; （b）在氮化物半导体层上形成作为杂质扩散源的ZnO膜9的工序; （c）在ZnO膜9上形成除了形成漏电极6和源电极5的区域以外的区域中形成氧化膜10的工序; （d）对氮化物半导体层进行热处理以使Zn和O从ZnO膜9选择性地扩散到沟道层3和势垒层4的未形成氧化膜10的区域以下的步骤。版权所有（C）2012，JPO＆INPIT

23. 发明专利

JP2011233612A Semiconductor device and method of manufacturing the same 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2011233612A
公开(公告)日：2011-11-17
申请号：JP2010100554
申请日：2010-04-26
申请人： Mitsubishi Electric Corp , 三菱電機株式会社
发明人： SUITA MUNEYOSHI , IMAI AKIFUMI , NANJO TAKUMA , SHIOZAWA KATSUOMI , ABE YUJI
IPC分类号： H01L21/338 , H01L21/28 , H01L29/417 , H01L29/778 , H01L29/812
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device capable of improving withstand voltage and preventing short channel effect, and to provide a method of manufacturing the same.SOLUTION: The semiconductor device comprises: a buffer layer 2 formed on an SiC substrate 1 that is a semiconductor substrate; a channel layer 3 having a smaller band gap than the buffer layer 2, which is formed on the buffer layer 2; a barrier layer 4 having a larger band gap than the channel layer 3, which is formed on the channel layer 3; a source and a drain electrode 7 and 8 separately formed each other on the barrier layer 4; and an impurity region 5 extending from a bottom surface of the source and the drain electrode 7 and 8 to within the channel layer 3 through the barrier layer 4. The bottom edge of the impurity region 5 does not reach the buffer layer 2.
摘要翻译：要解决的问题：提供能够提高耐受电压并防止短沟道效应的半导体器件，并提供其制造方法。解决方案：半导体器件包括：形成在作为半导体衬底的SiC衬底1上的缓冲层2; 与形成在缓冲层2上的缓冲层2的带隙比较小的沟道层3; 在通道层3上形成的沟道层3具有比带隙大的阻挡层4; 在阻挡层4上分别形成的源极和漏极电极7和8; 以及从源极和漏极电极7和8的底表面延伸通过势垒层4到沟道层3内的杂质区域5.杂质区域5的底边缘不到达缓冲层2.
版权所有（C）2012，JPO＆INPIT

24. 发明专利

DE102016217862A1 Halbleiteranordnung und Verfahren zum Herstellen derselben 未知
公开(公告)号：DE102016217862A1
公开(公告)日：2017-03-30
申请号：DE102016217862
申请日：2016-09-19
申请人： MITSUBISHI ELECTRIC CORP
发明人： KURAHASHI KENICHIRO , NANJO TAKUMA , SUITA MUNEYOSHI , IMAI AKIFUMI , YAGYU EIJI , OKAZAKI HIROYUKI
IPC分类号： H01L29/772 , H01L21/318 , H01L21/335 , H01L23/29 , H01L29/786 , H01L29/812
摘要： Eine Halbleiteranordnung umfasst: ein Substrat; eine Nitrid-Halbleiterschicht an dem Substrat; eine Source-Elektrode, eine Drain-Elektrode und eine Gate-Elektrode an der Nitrid-Halbleiterschicht; und eine SiN-Oberflächenschutzschicht, welche die Nitrid-Halbleiterschicht abdeckt, wobei ein Zusammensetzungsverhältnis Si/N von Si und N, die eine Si-N-Verbindung der SiN-Oberflächenschutzschicht bilden, in einem Bereich von 0,751 bis 0,801 liegt.

25. 发明专利

DE102016217862B4 Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung 未知
公开(公告)号：DE102016217862B4
公开(公告)日：2022-09-01
申请号：DE102016217862
申请日：2016-09-19
申请人： MITSUBISHI ELECTRIC CORP
发明人： KURAHASHI KENICHIRO , NANJO TAKUMA , SUITA MUNEYOSHI , IMAI AKIFUMI , YAGYU EIJI , OKAZAKI HIROYUKI
IPC分类号： H01L29/772 , H01L21/318 , H01L21/335 , H01L23/29 , H01L29/51 , H01L29/786 , H01L29/812
摘要： Halbleiteranordnung, aufweisend:- ein Substrat (1);- eine Nitrid-Halbleiterschicht (3, 4) an dem Substrat (1);- eine Source-Elektrode (5), eine Drain-Elektrode (6) und eine Gate-Elektrode (7) an der Nitrid-Halbleiterschicht (3, 4); und- eine SiN-Oberflächenschutzschicht (8), welche die Nitrid-Halbleiterschicht (3, 4) abdeckt, wobei:- die SiN-Oberflächenschutzschicht (8) Si und N aufweist, welche eine Si-N-Verbindung bilden, und weiteres Si und N aufweist, welche ein Störstellenniveau bilden und ein Grenzflächenniveau bilden,- ein Zusammensetzungsverhältnis Si/N von Si und N, welche die Si-N-Verbindung bilden, in einem Bereich von 0,751 bis 0,801 liegt,- die Gate-Elektrode (7) an der SiN-Oberflächenschutzschicht (8) ausgebildet ist und- die Gate-Elektrode (7), die SiN-Oberflächenschutzschicht (8) und die Nitrid-Halbleiterschicht (3, 4) eine MIS(Metall Isolator Halbleiter)-Struktur formen.

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