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11. 发明专利

JP2010146693A Register file circuit with p-type evaluation 有权
标题翻译：具有P型评估的寄存器文件电路
公开(公告)号：JP2010146693A
公开(公告)日：2010-07-01
申请号：JP2009280505
申请日：2009-12-10
申请人： Intel Corp , インテル・コーポレーション
发明人： GEUSKENS BIBICHE , PATWARY ATAUR , DONKOH ERIC KWESI , KHELLAH MUHAMMAD , KARNIK TANAY
IPC分类号： G11C11/41
CPC分类号： G11C7/12 , G11C7/22 , G11C2207/007 , H03K19/01742
摘要： PROBLEM TO BE SOLVED: To provide a new register file (RF) implementation.
SOLUTION: Instead of using a precharged High mode for one or more of its evaluation nodes, it employs an evaluation node that is discharged (Low) prior to evaluation, and enters evaluation in a discharged state. In some embodiments, with such "normally Low level" evaluation nodes, it uses pull-up stack devices, rather than pull-down devices, to charge the evaluate node during an evaluate phase if the logic so dictates.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供新的寄存器文件（RF）实现。
解决方案：代替对其一个或多个评估节点使用预充电高模式，它采用评估节点，在评估之前放电（低），并进入放电状态的评估。在一些实施例中，利用这种“正常低级”评估节点，如果逻辑如此规定，则使用上拉堆栈设备而不是下拉设备在评估阶段对计算节点充电。版权所有（C）2010，JPO＆INPIT

12. 发明专利

JP2008148285A Dual rail generator 有权
标题翻译：双轨发电机
公开(公告)号：JP2008148285A
公开(公告)日：2008-06-26
申请号：JP2007276991
申请日：2007-10-24
申请人： Intel Corp , インテル・コーポレーション
发明人： PAILLET FABRICE , HAZUCHA PETER , SCHROM GERHARD , KARNIK TANAY , MOON SUNG
IPC分类号： H03K19/00 , H02M1/08 , H03K19/0175
CPC分类号： G05F1/56
摘要： PROBLEM TO BE SOLVED: To provide dual rail generators for outputting high and low supply rail voltages.
SOLUTION: The dual rail generator generates adjustable high and low voltage supplies based on applied amplitude and offset signals, wherein a difference between the high and low voltage supplies is proportional to a value subtracting an arbitrary reference component from the amplitude signal, and comprises an output driver section including a high voltage side driver, connected to a high reference voltage signal, for driving the high voltage supply and a low voltage side driver, connected to a low reference voltage signal, for driving the low voltage supply.
COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供用于输出高和低电源轨电压的双轨发电机。解决方案：双轨发生器基于所施加的幅度和偏移信号产生可调节的高低电压电源，其中高电压和低电压电源之间的差异与从幅度信号减去任意参考分量的值成比例，以及包括输出驱动器部分，包括连接到高参考电压信号的高电压侧驱动器，用于驱动高电压源，以及连接到低参考电压信号的低压侧驱动器，用于驱动低电压电源。版权所有（C）2008，JPO＆INPIT

13. 发明公开

EP3049997A4 BIOMETRIC SENSORS FOR PERSONAL DEVICES 审中-公开
标题翻译： BIOMETRISCHE SENSORENFÜRPERSONALISIERTE VORRICHTUNGEN
公开(公告)号：EP3049997A4
公开(公告)日：2017-04-26
申请号：EP14868834
申请日：2014-09-26
申请人： INTEL CORP
发明人： PANT MONDIRA D , ABDELMONEUM MOHAMED A , KARNIK TANAY , PISENTI STEPHEN , POISNER DAVID I , MAHAMEED RASHED
IPC分类号： G06K9/00 , G01N29/265 , G06F21/32
CPC分类号： G01N29/265 , G01N2291/106 , G06F21/32 , G06F2221/2111 , G06K9/0002 , Y10T29/49005
摘要： Methods and systems may provide for a system having a flexible substrate, an ultrasonic transducer array coupled to the flexible substrate and a processor coupled to the ultrasonic transducer array. The processor may identify a fingerprint based on a signal from the ultrasonic transducer array. The system may also include an external component having a curved profile, wherein the ultrasonic transducer array is embedded in the external component and includes a read surface that conforms to the curved profile. In one example, the external component includes a button having a function that is separate from identification of the fingerprint.
摘要翻译：方法和系统可以提供具有柔性衬底，耦合到柔性衬底的超声换能器阵列和耦合到超声换能器阵列的处理器的系统。处理器可以基于来自超声换能器阵列的信号来识别指纹。该系统还可以包括具有弯曲轮廓的外部部件，其中超声波换能器阵列嵌入在外部部件中并且包括符合弯曲轮廓的读取表面。在一个示例中，外部组件包括具有与识别指纹分开的功能的按钮。

14. 发明专利

DE112018004718T5 ERMÖGLICHUNG EINES FRÜHZEITIGEN VORLADENS FÜR SPITZENLEISTUNGSANWENDUNGEN IN NET ZERO ENERGY-VORRICHTUNGEN 未知
公开(公告)号：DE112018004718T5
公开(公告)日：2020-06-18
申请号：DE112018004718
申请日：2018-08-21
申请人： INTEL CORP
发明人： KURIAN DILEEP J , GUPTA ANKIT , M AKHILA , KARNIK TANAY , VAIDYA VAIBHAV , ARDITTI ILITZKY DAVID , SCHAEF CHRISTOPHER , KABISTHALAM MUTHUKUMAR SRIRAM , KRISHNAMURTHY HARISH K , KIM SUHWAN
IPC分类号： G06F1/32
摘要： Systeme, Vorrichtungen und Verfahren können ein frühzeitiges Vorladen im Hinblick auf Spitzenleistungsereignisse bereitstellen. Die Anwendungsleistung kann sich verbessern, indem ein Supercap vorgeladen wird, kurz bevor ein SystemAufwachen durch einen qualifizierten System-Aufwachquellenauslöser initiiert wird. Zusätzlich kann das Vorladen des Supercaps durch einen zeitdefinierten Vorladezeitraum gesteuert werden und kann auch durch eine vorgegebene Schwellenspannung gesteuert werden.

15. 发明专利

DE112005001514B4 Energieversorgungssystem 未知
公开(公告)号：DE112005001514B4
公开(公告)日：2012-10-31
申请号：DE112005001514
申请日：2005-07-29
申请人： INTEL CORP
发明人： BORKAR SHEKHAR , KARNIK TANAY , HAZUCHA PETER , SCHROM GERHARD , DERMER GREG
IPC分类号： G06F1/26
摘要： Ein System wird offenbart. Das System umfaßt eine Last, eine Schaltung zur Spannungsregulierung, die an die Last gekoppelt ist, eine Energieversorgung, eine Last, die an die Energieversorgung gekoppelt ist, zum Empfangen von einer oder mehreren Spannungen aus der Energieversorgung, und einen digitalen Bus, der zwischen die Energieversorgung und die Last geschaltet ist. Der digitale Bus überträgt Energieverbrauchsmessungen von der Last zu der Energieversorgung und überträgt Energieverbrauchsmessung von der Energieversorgung zu der Last.

16. 发明专利

GB2444013A Power delivery and power management of many-core processors 未知
公开(公告)号：GB2444013A
公开(公告)日：2008-05-21
申请号：GB0805204
申请日：2006-09-26
申请人： INTEL CORP
发明人： BORKAR SHEKHAR , GARVER SHU-LING , KARNIK TANAY
IPC分类号： G06F1/32 , G06F1/26
摘要： According to embodiments of the disclosed subject matter in this application, a power management system with multiple voltage regulator ("VRs") may be used to supply power to cores in a many-core processor. Each VR may supply power to a core or a part of a core. Different VRs may provide multiple voltages to a core/part in the many-core processor. The value of the output voltage of a VR may be modulated under the direction of the core/part to which the voltage regulator supplies power. In one embodiment, the multiple VRs may be integrated with cores in a single die. In another embodiment, the power management system with multiple VRs maybe on a die ("the VR die") separate from the die of the many-core processor. The VR die may be included in the same package as the many-core processor die.

17. 发明公开

EP2586029A4 MEMORY WRITE OPERATION METHODS AND CIRCUITS 有权转让
标题翻译：方法与电路存储器写操作
公开(公告)号：EP2586029A4
公开(公告)日：2014-04-30
申请号：EP11798646
申请日：2011-06-15
申请人： INTEL CORP
发明人： KULKARNI JAYDEEP P , KHELLAH MUHAMMAD M , GEUSKENS BIBICHE M , RAYCHOWDHURY ARIJIT , KARNIK TANAY , DE VIVEK K
IPC分类号： G11C8/08 , G11C7/10 , G11C7/12 , G11C7/20 , G11C11/412 , G11C11/413
CPC分类号： G11C8/08 , G11C7/12 , G11C7/20 , G11C11/412 , G11C11/413
摘要： In some embodiments, write wordline boost may be obtained from wordline driver boost and/or from bit line access transistor boost.

18. 发明专利

DE112020003941T5 REKONFIGURIERBARE INTERCONNECT-EINRICHTUNG MIT NIEDRIGEM OVERHEAD UND HOHER BANDBREITE UND VERFAHREN DAFÜR 未知
公开(公告)号：DE112020003941T5
公开(公告)日：2022-06-15
申请号：DE112020003941
申请日：2020-08-19
申请人： INTEL CORP
发明人： LIU HUICHU , KARNIK TANAY , SINGH TEJPAL , LIU YEN-CHENG , SUBRAMANIAN LAVANYA , KUMASHIKAR MAHESH , CHODAY SRI HARSHA , SUBRAMONEY SREENIVAS , VAIDYANATHAN KAUSHIK , MORRIS DANIEL H , AVCI UYGAR E , YOUNG IAN A
IPC分类号： H04L49/109
摘要： Es wird ein Verfahren und eine Einrichtung mit niedrigem Overhead beschrieben, um ein Paar gepufferter Interconnect-Links so zu rekonfigurieren, dass sie in einem dieser drei Modi arbeiten - erster Modus (z. B. Bandbreitenmodus), zweiter Modus (z. B. Latenzmodus) und dritter Modus (z. B. Energiemodus). Im Bandbreitenmodus führt jeder Link in dem Paar gepufferter Interconnect-Links ein eindeutiges Signal von Quelle zu Ziel. Im Latenzmodus führen beide Links in dem Paar das gleiche Signal von Quelle zu Ziel, wobei ein Link in dem Paar „primär“ ist und ein anderer als „Assist“ bezeichnet wird. Eine zeitliche Ausrichtung von Übergängen in diesem Paar von gepufferten Interconnects reduziert die effektive Kapazität des Primärlinks, wodurch eine Verzögerung oder Latenz reduziert wird. Im Energiemodus führt ein Link in dem Paar, der primäre, allein ein Signal, während der andere Link in dem Paar inaktiv ist. Ein inaktiver Nachbar auf einer Seite reduziert den Energieverbrauch des Primärlinks.

19. 发明专利

DE112005002255B4 Vorrichtung und Verfahren für Mehrphasentransformatoren 未知
公开(公告)号：DE112005002255B4
公开(公告)日：2015-01-08
申请号：DE112005002255
申请日：2005-09-01
申请人： INTEL CORP
发明人： SCHROM GERHARD , HAZUCHA PETER , GARDNER DONALD , DE VIVEK , KARNIK TANAY
IPC分类号： H01F30/12 , G06F1/26 , H02M3/335
摘要： Transformator, der umfasst: eine serienparallel gekoppelte Spulentopologie aus Primärspulen (210, 220, 230, 240) und Sekundärspulen (222, 232, 242), die so angeordnet sind, dass sie eine gemeinsame Knotenspannung als einen Mittelwert von N Eingangsknotenspannungen bereitstellen, wobei N eine ganze Zahl größer als zwei ist, und mindestens zwei Sekundärspulen in Serie gekoppelt sind, wobei die serienparallel gekoppelte Spulentopologie umfasst: N Primärspulen (210, 220, 230, 240), wobei jede der Primärspulen elektrisch an jeweils einen von N Eingangsknoten (201-1–201-4) und einen gemeinsamen Ausgangsknoten (250) gekoppelt ist; und N – 1 Sekundärspulen (222, 232, 242), die elektrisch in Serie zwischen einen Eingangsknoten und den gemeinsamen Ausgangsknoten (250) gekoppelt sind, wobei die N – 1 Sekundärspulen (222, 232, 242) so angeordnet sind, dass sie induktiv Energie von N – 1 der Primärspulen (220, 230, 240) koppeln.

20. 发明专利

HK1158340A1 POWER DELIVERY AND POWER MANAGEMENT OF MANY-CORE PROCESSORS 未知
公开(公告)号：HK1158340A1
公开(公告)日：2012-07-13
申请号：HK11112721
申请日：2011-11-24
申请人： INTEL CORP
发明人： BORKAR SHEKHAR , SHU-LING GARVER S , KARNIK TANAY
IPC分类号： G06F20060101
摘要： According to embodiments of the disclosed subject matter in this application, a power management system with multiple voltage regulator ("VRs") may be used to supply power to cores in a many-core processor. Each VR may supply power to a core or a part of a core. Different VRs may provide multiple voltages to a core/part in the many-core processor. The value of the output voltage of a VR may be modulated under the direction of the core/part to which the voltage regulator supplies power. In one embodiment, the multiple VRs may be integrated with cores in a single die. In another embodiment, the power management system with multiple VRs may be on a die ("the VR die") separate from the die of the many-core processor. The VR die may be included in the same package as the many-core processor die.

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