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1. 发明公开

CN106716541A 用于改善最小工作供电电压的寄存器组电路和方法有权
公开(公告)号：CN106716541A
公开(公告)日：2017-05-24
申请号：CN201580047910.8
申请日：2015-08-04
申请人：高通股份有限公司
发明人：法蓝柯斯·伊伯拉辛·艾塔拉 , 郑志勋 , 凯斯·艾伦·柏曼 , 埃米·素提希尔·库尔卡尼 , 杰森·菲利浦·马尔兹洛夫 , 乔舒亚·兰斯·帕克特
IPC分类号： G11C11/419 , G11C5/14
CPC分类号： G11C7/12 , G11C5/06 , G11C5/147 , G11C7/22 , G11C11/419 , G11C2207/007
摘要：根据本发明的一些实例，一种寄存器组电路可包含存储器单元、头端晶体管电路和驱动电路。所述头端晶体管电路可包含与所述存储器单元的PFET串联的一或多个PFET头端，其中使用来自所述驱动电路的脉冲写入信号控制正被写入的行的所述PFET头端的栅极。在本发明的一些实例中，头端晶体管电路可包含NFET下拉和箝位NFET，所述NFET下拉插入在虚拟vdd与接地之间以使虚拟vdd节点放电，从而在写入操作期间减小争用，所述箝位NFET与所述PFET头端并联以将所述虚拟vdd节点箝位到略微地低于所述存储器单元中的上拉PFET的阈值电压，以确保所述上拉PFET几乎不关断并防止所述虚拟vdd节点始终放电到接地。

2. 发明授权

CN103928047B 具有单端口存储器单元的多读取端口存储器系统以及操作方法有权
公开(公告)号：CN103928047B
公开(公告)日：2017-03-22
申请号：CN201410019519.4
申请日：2014-01-16
申请人：国际商业机器公司
发明人： T·T·李 , J·S·埃特瓦尔
IPC分类号： G11C8/16 , G11C7/10
CPC分类号： G11C7/12 , G11C7/1075 , G11C7/18 , G11C7/22 , G11C8/16 , G11C2207/007
摘要：一种改进的多端口寄存器堆系统和操作的方法。多端口寄存器堆存储系统包括：n个单存储器位单元各自存储数据值并且具有连接相应的局部位线的单个位单元写入端口和单个读取端口，其中对应并行激活的单个位单元在n个读取端口处输出存储的数据值到n个局部位线的相应局部位线，根据解码的读取地址信号并行访问每个单个位单元。提供了实现对应于n个读取端口的n个选择逻辑设备的接收器设备，每个选择逻辑设备从n个单个位单元接收每个n个局部位线输出值，并且直接根据解码的读取地址信号实现逻辑以选择相应的局部位线输出作为全局输出位。

3. 发明公开

CN103928047A 具有单端口存储器单元的多读取端口存储器系统以及操作方法有权
公开(公告)号：CN103928047A
公开(公告)日：2014-07-16
申请号：CN201410019519.4
申请日：2014-01-16
申请人：国际商业机器公司
发明人： T·T·李 , J·S·埃特瓦尔
IPC分类号： G11C8/16 , G11C7/10
CPC分类号： G11C7/12 , G11C7/1075 , G11C7/18 , G11C7/22 , G11C8/16 , G11C2207/007
摘要：一种改进的多端口寄存器堆系统和操作的方法。多端口寄存器堆存储系统包括：n个单存储器位单元各自存储数据值并且具有连接相应的局部位线的单个位单元写入端口和单个读取端口，其中对应并行激活的单个位单元在n个读取端口处输出存储的数据值到n个局部位线的相应局部位线，根据解码的读取地址信号并行访问每个单个位单元。提供了实现对应于n个读取端口的n个选择逻辑设备的接收器设备，每个选择逻辑设备从n个单个位单元接收每个n个局部位线输出值，并且直接根据解码的读取地址信号实现逻辑以选择相应的局部位线输出作为全局输出位。

4. 发明公开

CN108376550A 用于将查找表随机存取存储器元件重新用作配置随机存取存储器元件的方法和装置有权转让
公开(公告)号：CN108376550A
公开(公告)日：2018-08-07
申请号：CN201711475353.7
申请日：2017-12-29
申请人：阿尔特拉公司
发明人： J.柯 , D.西克达尔 , T.钱德勒 , K.董
IPC分类号： G11C13/00 , H03K19/177
CPC分类号： G11C11/418 , G11C7/12 , G11C8/10 , G11C8/16 , G11C11/412 , G11C2207/007 , H03K19/17728 , G11C13/0023 , H03K19/17736 , H03K19/1776
摘要：本发明涉及用于将查找表随机存取存储器元件重新用作配置随机存取存储器元件的方法和装置。可编程集成电路可以包括配置随机存取存储器（CRAM）单元和查找表随机存取存储器（LUTRAM）单元。可编程集成电路可以包括CRAM列和至少两个LUTRAM列，所述至少两个LUTRAM列中的第一部分可作为LUTRAM单元操作并且所述至少两个LUTRAM列中的第二部分被重新用作CRAM单元。存储器单元中的每个具有配置写端口和读端口。第一部分的配置写端口可被选通，而第二部分的配置写端口没有选通逻辑。LUTRAM列中的存储器单元的读端口仅在单元的第一部分在RAM模式中操作并且当前正被访问时才可被屏蔽。

5. 发明公开

EP1488428A2 REGISTERZELLE UND VERFAHREN ZUM SCHREIBEN AUF DIE REGISTERZELLE 有权
标题翻译：寄存器单元和方法写在寄存器单元
公开(公告)号：EP1488428A2
公开(公告)日：2004-12-22
申请号：EP03712035.9
申请日：2003-03-17
申请人： Infineon Technologies AG
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , ROEMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G11C11/41
CPC分类号： G11C7/22 , G11C2207/007 , G11C2207/2227
摘要： The invention relates to a register cell which comprises a first input (10) for a data unit to be written into said register cell. The register cell further comprises a second input (12) for a negated data unit to be written into the register cell. A first pair (14) of cross-coupled inverters (14a, 14b) can be coupled with the first input (10) as the first memory circuit. A second pair of cross-coupled inverters (16a, 16b) can be coupled with the second input (12) as the second memory circuit. The use of two cross-coupled pairs of inverters allows to initialize (30) the first input (10) and the second input (12) of the register either at a high voltage status (precharge) or at a low voltage status (discharge) in such a manner as to render the power consumption of the register cell from one cycle to the next more uniform.

6. 发明申请

WO2016112149A1 LONGEST ELEMENT LENGTH DETERMINATION IN MEMORY 审中-公开
标题翻译：内存中最长元素长度确定
公开(公告)号：WO2016112149A1
公开(公告)日：2016-07-14
申请号：PCT/US2016/012412
申请日：2016-01-07
申请人： MICRON TECHNOLOGY, INC.
发明人： TIWARI, Sanjay , WHEELER, Kyle, B.
IPC分类号： G11C7/06 , G11C7/10
CPC分类号： G11C7/1012 , G11C7/065 , G11C7/1006 , G11C11/4091 , G11C11/4096 , G11C19/28 , G11C2207/002 , G11C2207/005 , G11C2207/007
摘要： Examples of the present disclosure provide apparatuses and methods for determining a length of a longest element in a memory. An example method comprises determining, using a controller to control sensing circuitry, a length of a longest element of a plurality of variable length elements of a vector stored in a memory array.
摘要翻译：本公开的示例提供了用于确定存储器中最长元素的长度的装置和方法。示例性方法包括：使用控制器来控制感测电路，存储在存储器阵列中的矢量的多个可变长度元素中的最长元素的长度。

7. 发明申请

WO2003081367A2 REGISTERZELLE UND VERFAHREN ZUM SCHREIBEN AUF DIE REGISTERZELLE 审中-公开
标题翻译：寄存器单元和方法写在寄存器单元
公开(公告)号：WO2003081367A2
公开(公告)日：2003-10-02
申请号：PCT/EP2003/002755
申请日：2003-03-17
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , ROEMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , ROEMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F
CPC分类号： G11C7/22 , G11C2207/007 , G11C2207/2227
摘要： Eine Registerzelle umfasst einen ersten Eingang (10) für eine in die Registerzelle zu schreibende Dateneinheit. Die Registerzelle umfasst ferner einen zweiten Eingang (12) für eine in die Registerzelle zu schreibende negierte Dateneinheit. Mit dem ersten Eingang (10) ist einerstes Paar (14) von gegensinnig gekoppelten Invertern (14a, 14b) alserste Speicherschaltung koppelbar. Mit dem zweiten Eingang (12) istein zweites Paar von gegensinnig gekoppelten Invertern (16a, 16b) als zweite Speicherschaltung koppelbar. Die Verwendung zweier gegensinniggekoppelter Paare von Invertern ermöglicht es, sowohl den ersten Eingang (10) als auch den zweiten Eingang (12) des Registers entwederauf einen hohen Spannungszustand (Precharge) oder auf einen niedrigen Spannungszustand (Discharge) zu initialisieren (30), derart, daß derLeistungsverbrauch der Registerzelle von einem Arbeitstakt zu nächsten homogenisiert ist.
摘要翻译：甲寄存器单元包括用于第一输入（10），要被写入到所述寄存器单元中的数据单元。寄存器单元进一步包括用于第二输入（12），要被写入到所述寄存器单元否定数据单元。到第一输入端（10）是相对地einerstes耦合的反相器对（14）（14A，14B）alserste存储器电路耦合。带相反耦合的反相器的第二输入端（12）Istein第二对（16A，16B），其耦合到所述第二存储器电路。使用两个相对连接对反相器的同时允许所述第一输入端（10）作为第二输入和（12）的寄存器或者在高电压状态（预充电）的或低电压状态（放电）来初始化（30），以这样的方式寄存器单元的所述功率消耗通过一个工作循环到下均质化。

8. 发明专利

JP5962658B2 半導体装置とその制御方法有权
标题翻译：的半导体器件及其控制方法
公开(公告)号：JP5962658B2
公开(公告)日：2016-08-03
申请号：JP2013532667
申请日：2012-09-07
申请人：日本電気株式会社
发明人：根橋竜介 , 崎村昇 , 辻幸秀 , 多田あゆ香
IPC分类号： G11C11/412 , G06F9/30 , G06F9/34 , G06F1/30 , G11C11/15
CPC分类号： G11C11/419 , G06F9/30098 , G06F9/30101 , G11C14/0081 , G06F9/4418 , G11C2207/007 , H03K17/24

9. 发明专利

JP5308320B2 Register file circuit having a P-type evaluation 有权
公开(公告)号：JP5308320B2
公开(公告)日：2013-10-09
申请号：JP2009280505
申请日：2009-12-10
申请人：インテル・コーポレーション
发明人：ギュスケンス，ビビチェ , パトワリー，アタウル , ドンコー，エリック，クウェシ , ケッラー，ムハンマド , カーニク，タナイ
IPC分类号： G11C11/413 , G11C11/41
CPC分类号： G11C7/12 , G11C7/22 , G11C2207/007 , H03K19/01742
摘要： Provided herein is a new RF implementation. Instead of using a pre-charged High node for one or more of its evaluation nodes, it employs an evaluation (or evaluate) node that is discharged (Low) prior to evaluation and enters evaluation in a discharged state. In some embodiments, with such "normally Low" evaluation nodes, it uses pull-up stack devices, rather than pull-down devices, to charge the evaluate node during an evaluate phase if the logic so dictates.

10. 发明专利

JP2003022212A Bi-directional ram 审中-公开
标题翻译：双向RAM
公开(公告)号：JP2003022212A
公开(公告)日：2003-01-24
申请号：JP2001204910
申请日：2001-07-05
申请人： Alps Electric Co Ltd , アルプス電気株式会社
发明人： FUJII MICHIYA
IPC分类号： G06F12/00 , G06F1/12 , G06F5/06 , G11C7/10
CPC分类号： G11C7/1075 , G11C2207/007
摘要： PROBLEM TO BE SOLVED: To provide a bi-directional RAM in simple configuration capable of executing data input and data output by two clock frequencies which does not have any multiple relation. SOLUTION: This bi-directional RAM is provided with a first data register 2 and a second data register 6, a first flag register 3 and a second flag register 7, and a first controller 1 and a second controller 5 connected between a first controller for performing data transfer by a first clock frequency and a second controller for performing data transfer by a second clock frequency which does not have any multiple relation with the first clock frequency. The first controller 1 executes the data input of the first data register 2 and the data output of the second data register 6 by the first clock frequency, and sets a flag in the first flag register 3 at the time of executing the data input to the first data register 2. The second controller 5 executes the data input of the second data register 6 and the data output of the first register 2 by the second clock frequency and sets a flag in the second flag register 7 at the time of executing the data input to the second data register 6.
摘要翻译：要解决的问题：提供一种简单配置的双向RAM，能够执行不具有任何多重关系的两个时钟频率的数据输入和数据输出。解决方案：该双向RAM设置有第一数据寄存器2和第二数据寄存器6，第一标志寄存器3和第二标志寄存器7，以及第一控制器1和第二控制器5，第一控制器1和第二控制器5连接在第一控制器通过与第一时钟频率不具有任何多重关系的第二时钟频率执行通过第一时钟频率进行数据传送的第二控制器和用于执行数据传送的第二控制器。第一控制器1以第一时钟频率执行第一数据寄存器2的数据输入和第二数据寄存器6的数据输出，并且在执行到第一数据寄存器6的数据输入时，在第一标志寄存器3中设置标志第一数据寄存器2.第二控制器5执行第二数据寄存器6的数据输入和第一寄存器2的数据输出第二时钟频率，并且在执行数据时在第二标志寄存器7中设置标志输入到第二数据寄存器6。

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