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    • 11. 发明授权
      US06191998B1 Programmable logic device memory array circuit having combinable single-port memory arrays 有权
    • Programmable logic device memory array circuit having combinable single-port memory arrays
    • 具有可组合单端口存储器阵列的可编程逻辑器件存储器阵列电路
    • US06191998B1
    • 2001-02-20
    • US09452627
    • 1999-12-01
    • Srinivas T. Reddy , Christopher F. Lane , Manuel Mejia
    • Srinivas T. Reddy , Christopher F. Lane , Manuel Mejia
    • G11C800
    • G11C7/10 , G11C7/1075 , G11C8/16 , G11C11/005
    • A programmable logic device memory array circuit is provided that contains a pair of associated combinable single-port memory arrays. The memory array circuit may have a variable depth and width. The combinable single-port memory arrays may be operated independently if desired. Alternatively, a pair of the combinable single-port memory arrays can be combined to form a dual-port memory array. When the single-port memory arrays are combined to form a dual-port memory array, circuitry from a first of the combinable single-port memory arrays is used to perform writing operations and circuitry from a second of the combinable single-port memory arrays is used to perform reading operations. The availability of the dual-port memory array capability allows users to implement circuits such as first-in-first-out buffers and other circuits that require the ability to perform concurrent read and write operations. When such a dual-port capability is not required, two single-port memory arrays are available to implement a desired logic design.
    • 提供了一种可编程逻辑器件存储器阵列电路，其包含一对相关联的可组合单端口存储器阵列。 存储器阵列电路可以具有可变的深度和宽度。 如果需要，可组合的单端口存储器阵列可以独立地操作。 或者，一对可组合单端口存储器阵列可以组合以形成双端口存储器阵列。 当单端口存储器阵列组合以形成双端口存储器阵列时，来自第一可组合单端口存储器阵列的电路用于执行写操作，并且来自第二可组合单端口存储器阵列的电路是 用于执行阅读操作。 双端口存储器阵列功能的可用性允许用户实现诸如先入先出缓冲器和需要执行并发读写操作的其他电路的电路。 当不需要这样的双端口功能时，两个单端口存储器阵列可用于实现期望的逻辑设计。
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    • 13. 发明授权
      US6052327A Dual-port programmable logic device variable depth and width memory array 失效
    • Dual-port programmable logic device variable depth and width memory array
    • 双端口可编程逻辑器件可变深度和宽度存储器阵列
    • US6052327A
    • 2000-04-18
    • US107533
    • 1998-06-30
    • Srinivas T. Reddy , Christopher F. Lane , Manuel Mejia , Richard G. Cliff , Kerry Veenstra
    • Srinivas T. Reddy , Christopher F. Lane , Manuel Mejia , Richard G. Cliff , Kerry Veenstra
    • G11C11/41 , G11C7/10 , G11C8/00
    • G11C7/1006
    • A dual-port programmable logic device memory array is provided. Selectable-size data words may be written to and read from the array concurrently. Data is written into the array using write column decoder and data selection logic. The size of the data words handled by the write column decoder and data selection logic is controlled by mode select signals. Data is read from the array using read column decoder and data selection logic. The size of the data words handled by the read column decoder and data selection logic is also controlled by mode select signals. The write column decoder and data selection logic may be used to write data into the memory array at one selected location at the same time that the read column decoder and data selection logic is used to read data from the array at another selected location. A write row address decoder and a read row address decoder are used to independently address individual rows of memory cells in the memory array during writing and reading, respectively.
    • 提供了双端口可编程逻辑器件存储器阵列。 可选择大小的数据字可以并行写入阵列并从阵列中读取。 使用写列解码器和数据选择逻辑将数据写入阵列。 由写列解码器和数据选择逻辑处理的数据字的大小由模式选择信号控制。 使用读列解码器和数据选择逻辑从数组中读取数据。 由读列解码器和数据选择逻辑处理的数据字的大小也由模式选择信号控制。 写列解码器和数据选择逻辑可以用于在一个选定位置将数据写入存储器阵列，同时读列解码器和数据选择逻辑用于在另一选定位置从阵列中读取数据。 写入行地址解码器和读取行地址解码器分别用于在写入和读取期间独立地对存储器阵列中的存储单元的各行进行寻址。
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    • 17. 发明授权
      US06895570B2 System and method for optimizing routing lines in a programmable logic device 有权
    • System and method for optimizing routing lines in a programmable logic device
    • 用于优化可编程逻辑器件中路由线路的系统和方法
    • US06895570B2
    • 2005-05-17
    • US10057232
    • 2002-01-25
    • David M. Lewis , Vaughn Betz , Paul Leventis , Michael Chan , Cameron R. McClintock , Andy L. Lee , Christopher F. Lane , Srinivas T. Reddy , Richard Cliff
    • David M. Lewis , Vaughn Betz , Paul Leventis , Michael Chan , Cameron R. McClintock , Andy L. Lee , Christopher F. Lane , Srinivas T. Reddy , Richard Cliff
    • G06F17/50 , H01L21/82 , H03K19/177
    • H03K19/17736 , G06F17/5054 , G06F17/5077
    • An embodiment of this invention pertains to a wire that interconnects multiple function blocks within a programmable logic device (“PLD”). An electrically optimum physical length is determined for the wire. A wire having the electrically optimum physical length transmits a signal down the wire as fast as possible. Some of the wires used in the PLD have a physical length substantially the same as the electrically optimum physical length or an adjustment of the electrically optimum physical length to account for non-electrical considerations. The physical length, as used herein, is the measured length of the wire. A logical length of the wire, as used herein, is the number of function blocks that the wire spans. Given that the function blocks have a different height and width, the logical length of the wire varies depending on the orientation of the wire.A routing architecture is an array that includes rows and columns of function blocks. The columns of the array are connected with horizontal lines (“H-line”) and the rows of the array are connected with vertical lines (“V-line). The types of H-lines include a H4 line that spans four function blocks, a H8 line that spans eight function blocks, and a H24 line that spans twenty-four function blocks. The types of V-lines include a V4 line that spans four function blocks, a V8 line that spans eight function blocks, and a V16 line that spans sixteen function blocks.
    • 本发明的实施例涉及将可编程逻辑器件（“PLD”）内的多个功能块互连的导线。 确定电线最佳物理长度。 具有最佳物理长度的导线尽可能快地将信号沿导线传送。 在PLD中使用的一些电线具有与电最佳物理长度基本相同的物理长度或电学最佳物理长度的调整以考虑非电学考虑。 如本文所使用的物理长度是测量的线的长度。 如本文所使用的，线的逻辑长度是导线跨越的功能块的数量。 假设功能块具有不同的高度和宽度，则线的逻辑长度根据线的方向而变化。 路由架构是包括功能块的行和列的数组。 数组的列与水平线（“H-line”）连接，阵列与垂直线（“V线”）连接，H线的类型包括四条功能块的H4线 ，一个跨越八个功能块的H8线，以及跨越二十四个功能块的H24线，V线的类型包括跨越四个功能块的V4线，跨越八个功能块的V8线，以及V16线 线跨越十六个功能块。
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    • 20. 发明授权
      US06225822B1 Fast signal conductor networks for programmable logic devices 有权
    • Fast signal conductor networks for programmable logic devices
    • 用于可编程逻辑器件的快速信号导线网络
    • US06225822B1
    • 2001-05-01
    • US09287048
    • 1999-04-06
    • Christopher F. Lane , Srinivas T. Reddy
    • Christopher F. Lane , Srinivas T. Reddy
    • H03K19177
    • H03K19/17736 , H03K19/17792
    • A programmable logic integrated circuit device has a plurality of areas of programmable logic disposed on the device in a two-dimensional array of intersecting rows and columns of such areas. A so-called “fast conductor” network is provided on the device for rapidly and efficiently distributing a relatively small number of signals to substantially any logic area on the device. The fast conductor network has several main conductors that substantially bisect the array in one direction (e.g., by extending parallel to the column axis). Some main conductors can carry signals from off the device. Other main conductors can carry signals generated on the device. The network further includes secondary conductors that extend transverse to the main conductors (e.g., along each row of logic areas). Programmable logic connectors are provided for selectively applying signals from the main conductors to the secondary conductors and from the secondary conductors to the logic areas.
    • 可编程逻辑集成电路器件具有多个可编程逻辑区域，该可编程逻辑区域以这种区域的交叉行和列的二维阵列布置在器件上。 在设备上提供了所谓的“快速导体”网络，用于将相对较少数量的信号快速有效地分配到设备上的基本上任何逻辑区域。 快速导体网络具有几个主导体，其在一个方向上基本上平分阵列（例如，通过平行于列轴线延伸）。 一些主导体可以携带离开设备的信号。 其他主导体可以携带在设备上产生的信号。 网络还包括横向于主导体（例如，沿着每一排逻辑区域）延伸的次级导体。 提供可编程逻辑连接器，用于选择性地将信号从主导体施加到次级导体，并从次导体到逻辑区域。
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