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11. 发明公开

KR1020120041009A 3차원 반도체 기억 소자 및 그 제조 방법 审中-实审
标题翻译： THERR DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES AND METHODS OF FABRICATING THE SAME
公开(公告)号：KR1020120041009A
公开(公告)日：2012-04-30
申请号：KR1020100102559
申请日：2010-10-20
申请人： 삼성전자주식회사
发明人： 문희창 , 황성민 , 이운경
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11582 , H01L27/11556 , H01L29/7926 , H01L27/0688 , H01L21/823475 , H01L21/823487
摘要： PURPOSE: A three dimensional semiconductor memory device and a fabricating method thereof are provided to minimize the resistance increase of a first string selector gate by contacting a first supplement conductive pattern to one side of the first string selector gate. CONSTITUTION: A laminated structure includes first string selector gates(SSG1) which are separated to side. A vertical active pattern consecutively passes through the first string selector gate and cell gates(CG). The cell gates are laminated under the first string selector gate. A multilayer dielectric layer is interposed between a sidewall of the vertical active pattern and the first string gates. A first supplement conductive pattern(175a1) is touched with one side of the first string selector gate.
摘要翻译：目的：提供三维半导体存储器件及其制造方法，以通过使第一补充导电图案与第一串选择器栅极的一侧接触来最小化第一串选择器栅极的电阻增加。构成：层叠结构包括分为两侧的第一串选择器门（SSG1）。垂直有源图案连续地通过第一串选择器门和单元门（CG）。电池栅极层叠在第一串选择栅下。多层介电层介于垂直有源图案的侧壁和第一串栅之间。第一补充导电图案（175a1）在第一串选择器门的一侧被触摸。

12. 发明公开

KR1020110129256A 반도체 소자 및 그 제조 방법 有权
标题翻译：半导体及其制造方法
公开(公告)号：KR1020110129256A
公开(公告)日：2011-12-01
申请号：KR1020100048795
申请日：2010-05-25
申请人： 삼성전자주식회사
发明人： 황성민 , 김경훈 , 김한수 , 손병근 , 심재주 , 장재훈 , 조원석 , 조후성
IPC分类号： H01L27/10 , H01L21/70 , H01L27/115 , H01L21/8247
CPC分类号： H01L27/0688 , H01L21/76816 , H01L27/10885 , H01L27/10891 , H01L27/11551 , H01L27/11578
摘要： PURPOSE: A semiconductor device and a manufacturing method thereof are provided to stably supply voltage on a substrate through a pickup area which is electrically connected to the substrate, thereby making the semiconductor device with excellent reliability. CONSTITUTION: A substrate(100) is doped with a first conductive type dopant. A plurality of laminate structures is extended side by side to a first direction on the substrate. Each laminate structure comprises gate electrodes(157L,157,157U) which is laminated by being separated from each other on the substrate. A plurality of laminate structures comprises a pair of the laminate structures which is perpendicular to the first direction and separated with a first interval to a second direction. A pickup region(176) is extended to the first direction within the substrate between the pair of the laminated structures and doped with the first conductive type dopant.
摘要翻译：目的：提供半导体器件及其制造方法，通过与基板电连接的拾取区域稳定地在基板上提供电压，从而使半导体器件具有良好的可靠性。构成：衬底（100）掺杂有第一导电型掺杂剂。多个层压结构在基板上沿第一方向并排延伸。每个层压结构包括通过在基板上彼此分离而层压的栅电极（157L，157,157U）。多个层叠结构包括一对垂直于第一方向并且以第一间隔分离成第二方向的层压结构。拾取区域（176）在衬底之间的第一方向延伸到一对层压结构之间并掺杂有第一导电型掺杂剂。

13. 发明公开

KR1020110126999A 반도체 소자 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020110126999A
公开(公告)日：2011-11-24
申请号：KR1020100046593
申请日：2010-05-18
申请人： 삼성전자주식회사
发明人： 황성민 , 김한수 , 조원석 , 장재훈 , 심재주
IPC分类号： H01L27/115 , H01L27/02
CPC分类号： H01L27/0207 , H01L27/11565 , H01L27/1157 , H01L27/11575 , H01L27/11582
摘要： PURPOSE: A semiconductor device and a method of fabricating the same are provided to minimize an over etching due to the height difference between contact holes by forming a reserved contact hole through a barrier rip. CONSTITUTION: In a semiconductor device and a method of fabricating the same, a substrate(100) comprises a first area(10) and a second area(20). A pattern structure including each pattern(108) is arranged on the substrate within the first area. A conductive pattern(CP) is arranged on the substrate within the second area. The conductive patterns includes a connection unit connecting a plurality of gate electrodes and one end of a gate electrode. A semiconductor pillar(130) comprises a semiconductor(131), a filling insulating material(132), and a drain(133).
摘要翻译：目的：提供一种半导体器件及其制造方法，以通过形成通过阻挡层的保留接触孔来最小化由于接触孔之间的高度差引起的过度蚀刻。构成：在半导体器件及其制造方法中，衬底（100）包括第一区域（10）和第二区域（20）。包括每个图案（108）的图案结构布置在第一区域内的基板上。导电图案（CP）布置在第二区域内的基板上。导电图案包括连接多个栅电极和栅电极的一端的连接单元。半导体柱（130）包括半导体（131），填充绝缘材料（132）和漏极（133）。

14. 发明公开

KR1020110029403A 3차원 반도체 메모리 장치 및 그 제조 방법 有权
标题翻译：三维半导体存储器件及其制造方法
公开(公告)号：KR1020110029403A
公开(公告)日：2011-03-23
申请号：KR1020090087063
申请日：2009-09-15
申请人： 삼성전자주식회사
发明人： 심선일 , 장재훈 , 김한수 , 황성민 , 조원석 , 임진수
IPC分类号： H01L27/10 , H01L21/82
CPC分类号： H01L29/7926 , H01L27/11556 , H01L27/11582
摘要： PURPOSE: A three dimensional semiconductor memory device and a manufacturing method thereof are provided to restrain the non-uniformity in the electrical characteristic between the memory cells by forming the lower and upper semiconductor patterns using the same material without discontinuous boundary. CONSTITUTION: A lower part thin film structure(100) is formed on a substrate(10). The lower part thin film structure comprises a plurality of bottom insulating layers(121~127) and a plurality of lower part sacrificing layers(131~136). A lower penetration hole(140) passes through the lower part thin film structure. A bottom semiconductor pattern(150) fills the lower penetration holes.
摘要翻译：目的：提供三维半导体存储器件及其制造方法，以通过使用相同材料形成下部和上部半导体图案来不间断地限制存储单元之间的电气特性的不均匀性。构成：在基板（10）上形成下部薄膜结构（100）。下部薄膜结构包括多个底部绝缘层（121〜127）和多个下部牺牲层（131〜136）。下穿孔（140）穿过下部薄膜结构。底部半导体图案（150）填充下部穿透孔。

15. 发明公开

KR20210033439A 반도체 장치 및 이를 포함하는 데이터 저장 시스템 审中-实审
公开(公告)号：KR20210033439A
公开(公告)日：2021-03-26
申请号：KR20200145190
申请日：2020-11-03
申请人： 삼성전자주식회사
发明人： 황성민 , 김지원 , 안재호 , 임준성 , 성석강
IPC分类号： H01L27/11575 , H01L23/00 , H01L23/522 , H01L25/065 , H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
摘要： 본발명의실시예에따른반도체장치는, 제1 기판, 상기제1 기판상에배치되는회로소자들, 상기회로소자들상에배치되는제1 배선라인들, 및상기제1 배선라인들상에배치되는제1 본딩금속층들을포함하는제1 기판구조물; 및상기제1 기판구조물상에서상기제1 기판구조물과연결되며, 제2 기판, 상기제2 기판의측면에배치되어상기제2 기판과전기적으로절연되고제1 및제2 영역을갖는반도체패턴소자, 상기반도체패턴소자를사이에두고나란히연장되는한 쌍의분리절연패턴들, 상기반도체패턴소자의상기제1 및제2 영역에각각연결된제1 및제2 콘택플러그, 상기제2 기판의하부에서상기제2 기판의하면에수직한제1 방향을따라서로이격되어적층되며상기회로소자들과전기적으로연결되는게이트전극들, 상기게이트전극들을관통하며상기제1 방향을따라연장되고채널층을각각포함하는채널구조물들, 상기게이트전극들과상기채널구조물들과각각전기적으로연결되는제2 배선라인들, 및상기제2 배선라인들의하부에배치되어상기제1 본딩금속층들과연결되는제2 본딩금속층들을포함하는제2 기판구조물을포함할수 있다.

16. 发明授权

KR102045288B1 수직형 반도체 소자 有权
公开(公告)号：KR102045288B1
公开(公告)日：2019-11-15
申请号：KR1020130005325
申请日：2013-01-17
申请人： 삼성전자주식회사
发明人： 황성민 , 김한수 , 이운경 , 조원석
IPC分类号： H01L27/115 , H01L21/8247

17. 发明授权

KR101986245B1 수직형 반도체 소자의 제조 방법 有权
公开(公告)号：KR101986245B1
公开(公告)日：2019-09-30
申请号：KR1020130005514
申请日：2013-01-17
申请人： 삼성전자주식회사
发明人： 황성민 , 김한수 , 이운경 , 조원석
IPC分类号： H01L21/8247 , H01L27/115

18. 发明公开

KR1020170121785A 3차원 반도체 장치 审中-实审
标题翻译：三维半导体器件
公开(公告)号：KR1020170121785A
公开(公告)日：2017-11-03
申请号：KR1020160050309
申请日：2016-04-25
申请人： 삼성전자주식회사
发明人： 황성민 , 허성회
IPC分类号： H01L27/115
CPC分类号： H01L27/11582 , G11C16/0466 , G11C16/08 , H01L23/5283 , H01L27/11565 , H01L27/1157 , H01L27/11575
摘要： 3차원반도체장치가제공된다. 3차원반도체장치는기판상에수직적으로적층된복수개의전극들을포함하는전극구조체를포함하되, 상기전극들각각은상기기판의상부면에평행하며제 1 방향으로연장되는전극부, 상기전극부로부터상기기판의상부면에대해경사진방향을따라연장되는패드부, 및상기패드부의일부분으로부터상기경사진방향으로돌출되는돌출부를포함하고, 상기전극들의상기돌출부들은, 평면적관점에서, 상기제 1 방향에대해사선방향을따라배치될수 있다.
摘要翻译：提供三维半导体器件。 3-d半导体器件，包括：电极结构，其包括垂直的多个堆叠在所述基板上的电极，所述电极分别从电极部上面的，电极部是平行于基板面的服装和在第一方向上延伸的并且，从所述焊盘部的一部分向所述倾斜方向突出的突起部，所述电极的所述突起部配置在与所述第一方向平行的面内的平面内它可以沿倾斜方向排列。

19. 发明授权

KR101774477B1 3차원 반도체 기억 소자 有权
标题翻译：三年的时间，
公开(公告)号：KR101774477B1
公开(公告)日：2017-09-20
申请号：KR1020100119905
申请日：2010-11-29
申请人： 삼성전자주식회사
发明人： 심재주 , 김경훈 , 박진택 , 이운경 , 조원석 , 조후성 , 김종연 , 황성민
IPC分类号： H01L27/115 , H01L21/8247
摘要： 3차원반도체기억소자를제공한다. 이소자에따르면, 기판상에배치되고나란히연장된한 쌍의적층-구조체들사이에트렌치가정의된다. 트렌치는제1 영역및 제1 영역보다큰 폭을갖는제2 영역을포함한다. 한쌍의절연스페이서들이트렌치의양 내측벽들상에각각배치된다. 제1 영역내 한쌍의절연스페이서들은서로접촉되고, 제2 영역내 한쌍의절연스페이서들은서로이격되어홀이정의된다. 스트래핑콘택플러그가홀 내에배치되어공통소오스영역과전기적으로접속된다.
摘要翻译：提供了一种三维半导体存储器件。根据本发明人，假设在布置在基板上并且并排延伸的一对堆叠结构之间的沟槽。沟槽包括第一区域和宽度大于第一区域的第二区域。一对绝缘间隔物设置在沟槽的两个内壁上。第一区域中的一对绝缘间隔物彼此接触，并且第二区域中的一对绝缘间隔物彼此间隔开以限定孔。带状接触插塞设置在孔中并电连接到公共源极区域。

20. 发明授权

KR101738103B1 3차원 반도체 기억 소자 有权
公开(公告)号：KR101738103B1
公开(公告)日：2017-05-22
申请号：KR1020100089058
申请日：2010-09-10
申请人： 삼성전자주식회사
发明人： 황성민 , 김한수 , 강창석 , 조원석 , 심재주
IPC分类号： H01L27/10 , H01L27/115 , H01L21/8247
CPC分类号： H01L27/11578 , H01L27/11565 , H01L27/11568 , H01L27/11573 , H01L27/11582
摘要： 3차원반도체기억소자를제공한다. 본발명의일 실시예에따르면, 3차원반도체기억소자는제1 적층구조체를관통하는제1 수직형활성패턴들의개수가제1 적층구조체상의제2 적층구조체를관통하는제2 수직형활성패턴들의개수보다많을수 있다.

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