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1. 发明专利

KR20210033439A KR20210033439A - Semiconductor devices and data storage systems including the same 审中-公开
公开(公告)号：KR20210033439A
公开(公告)日：2021-03-26
申请号：KR1020200145190A
申请日：2020-11-03
申请人： 삼성전자주식회사
发明人： 황성민 , 김지원 , 안재호 , 임준성 , 성석강
IPC分类号： H01L27/11575 , H01L23/00 , H01L23/522 , H01L25/065 , H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
CPC分类号： H01L27/11575 , H01L23/5222 , H01L24/05 , H01L25/0657 , H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
摘要： 본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상에 배치되는 제1 배선 라인들, 및 상기 제1 배선 라인들 상에 배치되는 제1 본딩 금속층들을 포함하는 제1 기판 구조물; 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판의 측면에 배치되어 상기 제2 기판과 전기적으로 절연되고 제1 및 제2 영역을 갖는 반도체 패턴 소자, 상기 반도체 패턴 소자를 사이에 두고 나란히 연장되는 한 쌍의 분리 절연 패턴들, 상기 반도체 패턴 소자의 상기 제1 및 제2 영역에 각각 연결된 제1 및 제2 콘택 플러그, 상기 제2 기판의 하부에서 상기 제2 기판의 하면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 회로 소자들과 전기적으로 연결되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들과 각각 전기적으로 연결되는 제2 배선 라인들, 및 상기 제2 배선 라인들의 하부에 배치되어 상기 제1 본딩 금속층들과 연결되는 제2 본딩 금속층들을 포함하는 제2 기판 구조물을 포함할 수 있다.

2. 发明授权

KR101834930B1 수직 구조의 비휘발성 메모리 소자 有权
标题翻译：垂直非易失性存储器件
公开(公告)号：KR101834930B1
公开(公告)日：2018-03-06
申请号：KR1020110010306
申请日：2011-02-01
申请人： 삼성전자주식회사
发明人： 임주영 , 이운경 , 심재주 , 문희창 , 황성민
IPC分类号： H01L27/115 , G11C5/02 , G11C5/06 , G11C16/04
CPC分类号： G11C16/0483 , G11C5/025 , G11C5/063 , H01L27/11548 , H01L27/11556 , H01L27/11575 , H01L27/11582
摘要： 수직구조의비휘발성메모리소자가제공된다. 본발명의일 실시예에따른비휘발성메모리소자는, 셀어레이영역이정의된기판; 셀어레이영역의가장자리에위치하는더미패턴; 및더미패턴을덮으면서기판상에수직으로적층되고, 더미패턴상에서더미패턴이형성된위치가나타나도록, 변화하는적어도하나의연장방향을가지면서연장되는복수의도전라인들;을포함한다.
摘要翻译：提供了一种垂直非易失性存储器件。根据本发明实施例的非易失性存储器件包括：衬底，在衬底上限定单元阵列区域; 位于单元阵列区域的边缘处的虚拟图案; 以及至少一个延伸方向垂直延伸的多个导线，其在虚拟图案上形成虚设图案的位置在覆盖虚设图案时垂直出现在划线板上。

3. 发明授权

KR101812260B1 3차원 반도체 기억 소자 및 그 제조 방법 有权
标题翻译：三维半导体存储器件及其制造方法
公开(公告)号：KR101812260B1
公开(公告)日：2017-12-28
申请号：KR1020100102559
申请日：2010-10-20
申请人： 삼성전자주식회사
发明人： 문희창 , 황성민 , 이운경
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11582 , H01L27/11556 , H01L29/7926
摘要： 3차원반도체기억소자및 그제조방법을제공한다. 이소자에따르면, 셀게이트들이적층되고, 최상위의셀 게이트상부에서로옆으로이격된복수의제1 스트링선택게이트들이배치될수 있다. 수직형활성패턴이각 제1 스트링선택게이트와그 아래에적층된셀 게이트들을연속적으로관통할수 있다. 다층유전막이각 수직형활성패턴의측벽과, 셀및 제1 스트링게이트들사이에개재될수 있다. 제1 보충도전패턴이각 제1 스트링선택게이트의일 측면에접촉될수 있다.
摘要翻译：提供了一种三维半导体存储器件及其制造方法。根据本发明，单元栅极被堆叠，并且可以布置在最上面的单元栅极之上横向间隔开的多个第一串选择栅极。垂直有源图案可以连续穿透堆叠在其下方的每个第一串选择栅极和单元栅极。可以在每个垂直有源图案的侧壁，单元和第一串栅极之间插入多层电介质膜。第一辅助导电图案可以在每个第一串选择栅极的一侧上接触。

4. 发明公开

KR1020170130009A 3차원 반도체 장치 审中-实审
标题翻译：三维半导体器件
公开(公告)号：KR1020170130009A
公开(公告)日：2017-11-28
申请号：KR1020160060331
申请日：2016-05-17
申请人： 삼성전자주식회사
发明人： 황성민
IPC分类号： H01L27/115 , H01L21/28
CPC分类号： H01L27/11582 , H01L27/1157 , H01L27/11575
摘要： 3차원반도체장치가제공된다. 3차원반도체장치는기판상에수직적으로적층된복수개의하부전극들을포함하는하부전극구조체; 및상기하부전극구조체상에적층된복수개의상부전극들을포함하는상부전극구조체를포함한다. 여기서, 상기하부및 상부전극들각각은상기기판의상부면에평행한전극부및 상기기판의상부면에대해경사진수직패드부를포함하되, 서로인접하는상기하부전극들의상기수직패드부들은제 1 수평거리로이격되고, 서로인접하는상기하부및 상부전극들의상기수직패드부들은상기제 1 수평거리보다큰 제 2 수평거리로이격될수 있다.
摘要翻译：提供三维半导体器件。一种三维半导体器件包括：下电极结构，包括垂直堆叠在衬底上的多个下电极; 并且上电极结构包括堆叠在下电极结构上的多个上电极。每个下电极和上电极包括与衬底的上表面平行的电极部分和相对于衬底的上表面倾斜的垂直焊盘部分，其中彼此相邻的下电极的垂直焊盘部分具有第一水平距离并且彼此相邻的下电极和上电极的垂直焊盘部分可以间隔开大于第一水平距离的第二水平距离。

5. 发明公开

KR1020160099277A 멀티 디스플레이 장치 审中-实审
标题翻译：多显示设备
公开(公告)号：KR1020160099277A
公开(公告)日：2016-08-22
申请号：KR1020150021530
申请日：2015-02-12
申请人： 삼성전자주식회사
发明人： 이승건 , 홍승표 , 황성민
IPC分类号： G09G3/20 , G06F3/14
CPC分类号： G06F3/1446 , G09G5/12 , G09G2300/026 , G09G2310/061 , G09G2310/08 , G09G3/20 , G06F3/14
摘要： 멀티디스플레이장치는디스플레이모듈들및 호스트컨트롤러를포함한다. 디스플레이모듈들은디스플레이패널과디스플레이구동집적회로를구비하고, 디스플레이패널셀프리프레시동작을수행하며, 마스터디스플레이모듈및 마스터디스플레이모듈에서출력되는기준티어링효과제어신호에기초하여수직블랭크구간을조절하는슬레이브디스플레이모듈들로구분된다. 호스트컨트롤러는디스플레이모듈들을제어하고, 디스플레이모듈들에디스플레이동작을수행하기위한이미지데이터를제공한다. 이때, 디스플레이모듈들각각은, 티어링효과제어신호를생성하고, 티어링효과제어신호를디스플레이모듈들사이에공유시키기위한입출력단자를포함한다. 또한, 디스플레이모듈들중에서마스터디스플레이모듈로선택된하나의디스플레이모듈에서생성되는티어링효과제어신호가기준티어링효과제어신호로결정된다. 이에, 멀티디스플레이장치는디스플레이모듈들과호스트컨트롤러사이의인터페이스변경없이디스플레이모듈들간에티어링효과가발생하는것을방지할수 있다.
摘要翻译：本发明提供一种包括显示模块和主机控制器的多显示设备。显示模块包括显示面板和显示驱动集成电路（IC），执行显示面板的自刷新操作，并且被分为主显示模块和从显示模块，所述主显示模块和从显示模块基于从主显示模块输出的参考撕裂效果控制信号。主机控制器控制显示模块，并向显示模块提供图像数据以执行显示操作。此时，每个显示模块产生撕裂效应控制信号，并且包括输入和输出端子，以在显示模块之间共享撕裂效应控制信号。此外，在显示模块中选择为主显示模块的一个显示模块中产生的撕裂效果控制信号被确定为参考撕裂效应控制信号。因此，多显示装置防止在显示模块之间发生撕裂效应，而不改变显示模块和主机控制器之间的接口。

6. 发明公开

KR1020140091116A 3차원 반도체 장치 审中-实审
标题翻译：三维半导体器件
公开(公告)号：KR1020140091116A
公开(公告)日：2014-07-21
申请号：KR1020130000289
申请日：2013-01-02
申请人： 삼성전자주식회사
发明人： 황성민 , 김한수 , 이운경 , 조원석
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： G11C16/0483 , H01L27/11556 , H01L27/11582 , H01L29/7889 , H01L29/7926 , H01L2924/0002 , H01L27/11578 , H01L21/76877 , H01L21/823475 , H01L21/823487 , H01L27/0688 , H01L2924/00
摘要： A three dimensional semiconductor device having improved integration is provided. The three dimensional semiconductor device includes: a substrate having first and second contact regions and a cell array region between the first and second contact regions; a first lamination structure including a plurality of first electrodes vertically laminated on the substrate; and a second lamination structure including a plurality of second electrodes vertically laminated on the first electrodes, respectively. The second lamination structure exposes the ends of the first electrodes in the first contact region and overlaps with end portions of the first electrodes in the second contact region.
摘要翻译：提供了具有改进的集成度的三维半导体器件。所述三维半导体器件包括：具有第一和第二接触区域的基板和在所述第一和第二接触区域之间的单元阵列区域; 第一层叠结构，包括垂直层叠在所述基板上的多个第一电极; 以及包括分别垂直层叠在第一电极上的多个第二电极的第二层压结构。第二层压结构将第一电极的端部暴露在第一接触区域中，并与第二接触区域中的第一电极的端部部分重叠。

7. 外观设计

KR3007340610000S 有权
公开(公告)号：KR3007340610000S
公开(公告)日：2014-03-17
申请号：KR3020130000800
申请日：2013-01-07
申请人： 삼성전자주식회사
设计人： 마커스 호가스 , 알렉스 드라이브 , 에드 로즈 , 리버티 펀즈 , 장재호 , 황성민

8. 外观设计

KR3007182410000S 有权
公开(公告)号：KR3007182410000S
公开(公告)日：2013-11-29
申请号：KR3020130000802
申请日：2013-01-07
申请人： 삼성전자주식회사
设计人： 마커스 호가스 , 알렉스 드라이브 , 에드 로즈 , 리버티 펀즈 , 장재호 , 황성민

9. 发明公开

KR1020130010641A 반도체 소자 및 그 제조 방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020130010641A
公开(公告)日：2013-01-29
申请号：KR1020110071399
申请日：2011-07-19
申请人： 삼성전자주식회사
发明人： 황성민 , 오인욱 , 이운경 , 조후성 , 박아론
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11582 , H01L27/11565 , H01L27/11573 , H01L27/11575 , H01L27/0688
摘要： PURPOSE: A semiconductor device and a manufacturing method thereof are provided to supply a semiconductor device with high reliability by improving the margin of a contact process. CONSTITUTION: A substrate(100) includes a first region(10) and a second region(20). A pattern structure(107) is installed on the substrate. A conductive pattern(CP) is formed on the substrate in a second region. The conductive pattern includes a plurality of gate electrodes and a connection unit. A semiconductor pillar(130) includes a semiconductor part(131), filling insulation materials(132), and a drain part(133). A data storage layer(150) is formed between the semiconductor pillar and the gate electrode.
摘要翻译：目的：提供一种半导体器件及其制造方法，通过提高接触处理的余量来提供高可靠性的半导体器件。构成：衬底（100）包括第一区域（10）和第二区域（20）。图案结构（107）安装在基板上。在第二区域中的基板上形成导电图案（CP）。导电图案包括多个栅电极和连接单元。半导体柱（130）包括半导体部件（131），填充绝缘材料（132）和漏极部分（133）。在半导体柱和栅电极之间形成数据存储层（150）。

10. 发明公开

KR1020120042420A 3차원 반도체 기억 소자 有权
标题翻译： THERR尺寸半导体存储器件
公开(公告)号：KR1020120042420A
公开(公告)日：2012-05-03
申请号：KR1020100104114
申请日：2010-10-25
申请人： 삼성전자주식회사
发明人： 김경훈 , 조후성 , 김종연 , 황성민
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11578 , H01L21/823425 , H01L27/0688 , H01L27/11582 , H01L29/7926
摘要： PURPOSE: A three-dimensional semiconductor memory device is provided to minimize resistance of a common source area by forming a strapping contact plug in order to be connected to the common source area. CONSTITUTION: A plurality of laminated structures(170) is located on a substrate. Each laminated structure includes a repetitively laminated gate pattern and an insulating pattern. A plurality of vertical type active patterns(130) respectively penetrates the laminated structures. Common source areas(150) are formed inside of the substrate between the laminated structures. A strapping contact plug(180) is electrically connected to the common source area.
摘要翻译：目的：提供一种三维半导体存储器件，用于通过形成带状接触插塞来最小化公共源极区的电阻以连接到公共源极区域。构成：多个叠层结构（170）位于基板上。每个层压结构包括重复层叠的栅极图案和绝缘图案。多个垂直型有源图案（130）分别穿透层叠结构。共同的源极区域（150）形成在层叠结构之间的衬底的内部。捆扎接触插头（180）电连接到共同的源区域。

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