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静态随机存取存储器及其制造方法

阅读：1139发布：2020-08-17

IPRDB可以提供静态随机存取存储器及其制造方法专利检索，专利查询，专利分析的服务。并且在制造SRAM的方法中，第一伪图案形成在衬底上方，第一至第三掩模层形成在衬底上。中间伪图案形成在第一伪图案的侧壁上。去除第一伪图案，从而留下中间伪图案。通过使用中间伪图案来图案化第三掩模层，由此图案化第二掩模层，从而形成第二伪图案。侧壁间隔件层形成在第二伪图案的侧壁上。去除第二伪图案，从而留下侧壁间隔件层以作为衬底上方的硬掩模图案，由此图案化第一掩模层。通过使用图案化的第一掩模层来图案化衬底。多个SRAM单元的每一个都被单元边界限定，在该单元边界内，仅包括两个第一伪图案。本发明的实施例还提供了一种静态随机存取存储器及其制造方法。，下面是静态随机存取存储器及其制造方法专利的具体信息内容。

权利要求

1.一种制造包括多个静态随机存取存储器(SRAM)单元的静态随机存取存储器的方法，所述方法包括：在衬底上方形成第一伪图案，第一掩模层、第二掩模层和第三掩模层顺序形成在所述衬底上；

在所述第一伪图案的侧壁上形成中间伪图案，以填充所述第一伪图案之间的间隔；

去除所述第一伪图案，从而留下位于所述衬底的第三掩模层上方的中间伪图案；

通过使用所述中间伪图案来图案化所述第三掩模层；

通过使用图案化的第三掩模层来图案化所述第二掩模层，从而形成第二伪图案；

在所述第二伪图案的侧壁上形成侧壁间隔件层；

去除所述第二伪图案，从而留下所述侧壁间隔件层以作为所述衬底上方的硬掩模图案；

通过使用所述硬掩模图案作为蚀刻掩模来图案化所述第一掩模层；以及通过使用图案化的第一掩模层作为蚀刻掩模来图案化所述衬底，其中：在平面图中，所述多个静态随机存取存储器单元的每一个都被单元边界限定，并且在平面图中，在所述多个静态随机存取存储器单元的每一个的所述单元边界内，仅包括两个第一伪图案。

2.根据权利要求1所述的方法，其中，所述两个第一伪图案具有彼此相同的尺寸。

3.根据权利要求1所述的方法，其中，在所述单元边界内以均匀的间距布置所述硬掩模图案。

4.根据权利要求1所述的方法，其中，所述第一伪图案由多晶硅制成。

5.根据权利要求1所述的方法，其中，所述第一掩模层包括氮化硅和设置在所述氮化硅上的氧化硅。

6.根据权利要求1所述的方法，其中，所述第二伪图案由氮化硅基材料制成。

7.根据权利要求1所述的方法，其中，所述侧壁间隔件层由氧化硅基材料制成。

8.根据权利要求1所述的方法，其中，所述形成所述第二伪图案包括：在所述第一伪图案上方形成用于所述第二伪图案的毯式层；以及去除设置在所述第一伪图案的上表面上方的毯式层的一部分。

9.根据权利要求1所述的方法，其中，所述形成所述侧壁间隔件层包括：在所述第二伪图案上方形成用于所述侧壁间隔件层的毯式层；以及在所述毯式层上执行各向异性蚀刻，从而在所述第二伪图案的侧壁上留下所述侧壁间隔件层。

10.根据权利要求1所述的方法，其中，所述方法还包括，在所述去除所述第二伪图案之后并且在图案化所述衬底之前，去除所述侧壁间隔件层的额外的部分。

11.一种制造包括多个静态随机存取存储器(SRAM)单元的静态随机存取存储器的方法，其中：所述多个静态随机存取存储器单元的每一个都被单元边界限定，所述单元边界具有在第一方向上延伸的底侧、在所述第一方向上延伸并且与所述底侧相对的顶侧、在与所述第一方向交叉的第二方向上延伸的左侧以及在所述第二方向上延伸并且与所述左侧相对的右侧，所述多个静态随机存取存储器单元的每一个都包括：

第一鳍结构，在所述第二方向上从第一侧延伸至第二侧；

第二鳍结构，在所述第二方向上从所述第一侧向所述第二侧延伸，所述第二鳍结构在所述第二方向上比所述第一鳍结构短；

第三鳍结构，在所述第二方向上从所述第二侧向所述第一侧延伸，所述第三鳍结构在所述第二方向上比所述第一鳍结构短；以及第四鳍结构，在所述第二方向上从所述第一侧延伸至所述第二侧，所述方法包括通过使用形成在衬底上的硬掩模来图案化所述衬底，其中，通过使用第一硬掩模图案来图案化所述衬底，从而形成所述第一鳍结构至所述第四鳍结构，通过如下操作形成所述第一硬掩模图案：在所述衬底上形成第一伪图案；

在所述第一伪图案上方形成第一材料的毯式层；

蚀刻所述第一材料的毯式层，从而在所述第一伪图案的侧壁上形成第一掩模图案；和去除所述第一伪图案，从而留下所述第一硬掩模图案，通过如下操作形成所述第一伪图案：

在所述衬底上形成第二伪图案，第一掩模层、第二掩模层和第三掩模层顺序形成在所述衬底上；

在所述第二伪图案上方形成第二材料的毯式层；

蚀刻所述第二材料的毯式层，从而在所述第二伪图案的侧壁上和所述第二伪图案之间形成中间伪图案；

去除所述第二伪图案，从而留下所述中间伪图案；

通过使用所述中间伪图案作为蚀刻掩模来图案化所述第三掩模层；和通过使用图案化的第三掩模层作为蚀刻掩模来图案化所述第二掩模层，从而形成所述第一伪图案，以及在一个随机存取存储器单元的单元边界内，仅包括两个第二伪图案。

12.根据权利要求11所述的方法，其中，所述两个第二伪图案具有彼此相同的尺寸。

13.根据权利要求11所述的方法，其中：

所述两个第二伪图案包括第一第二伪图案和第二第二伪图案，所述第一第二伪图案的在所述第二方向上延伸并且更靠近所述左侧的左边缘定位在所述第一鳍结构的在所述第二方向上延伸并且更靠近所述左侧的左边缘定位的位置处，所述第一第二伪图案的在所述第二方向上延伸并且更靠近所述右侧的右边缘定位在所述第二鳍结构的在所述第二方向上延伸并且更靠近所述右侧的右边缘定位的位置处，所述第二第二伪图案的在所述第二方向上延伸并且更靠近所述左侧的左边缘定位在所述第三鳍结构的在所述第二方向上延伸并且更靠近所述左侧的左边缘定位的位置处，以及所述第二第二伪图案的在所述第二方向上延伸并且更靠近所述右侧的右边缘定位在所述第四鳍结构的在所述第二方向上延伸并且更靠近所述右侧的右边缘定位的位置处。

14.根据权利要求11所述的方法，其中，所述第二伪图案由多晶硅制成。

15.根据权利要求11所述的方法，其中，所述第三掩模图案包括氧化硅和形成在所述氧化硅上的氮化硅。

16.根据权利要求11所述的方法，其中，所述第二材料为氮化硅基材料。

17.根据权利要求11所述的方法，其中，所述第一材料为氧化硅基材料。

18.根据权利要求11所述的方法，其中，在形成所述第一硬掩模图案中，在去除所述第一伪图案之后，去除所述第一硬掩模图案的一部分，从而使得所述第一硬掩模图案中的两个具有与所述第二鳍结构和所述第三鳍结构对应的长度。

19.根据权利要求11所述的方法，其中：

当形成所述第一硬掩模图案时，形成额外的第一硬掩模图案，所述额外的第一硬掩模图案形成在所述左侧与所述第一硬掩模图案中的与所述第一鳍结构对应的一个之间以及所述右侧与所述第一硬掩模图案中的与所述第四鳍结构对应的一个之间，以及当去除所述第一掩模图案的一部分时，去除所述额外的第一硬掩模图案。

20.一种包括多个静态随机存取存储器(SRAM)单元的静态随机存取存储器，其中：所述多个静态随机存取存储器单元的每一个都被单元边界限定，所述单元边界具有在第一方向上延伸的底侧、在所述第一方向上延伸并且与所述底侧相对的顶侧、在与所述第一方向交叉的第二方向上延伸的左侧以及在所述第二方向上延伸并且与所述左侧相对的右侧，所述多个静态随机存取存储器单元的每一个都包括：

第一鳍结构，在所述第二方向上从第一侧延伸至第二侧；

第二鳍结构，在所述第二方向上从所述第一侧向所述第二侧延伸，所述第二鳍结构在所述第二方向上比所述第一鳍结构短；

第三鳍结构，在所述第二方向上从所述第二侧向所述第一侧延伸，所述第三鳍结构在所述第二方向上比所述第一鳍结构短；和第四鳍结构，在所述第二方向上从所述第一侧延伸至所述第二侧，所述多个静态随机存取存储器单元布置为m行×n列矩阵，其中，n和m为2或以上的自然数，以及在所述第一方向上，并且在所述顶侧的长度的1/4的距离内，没有鳍结构设置在所述m行×n列矩阵的外侧的区域中。

说明书全文

静态随机存取存储器及其制造方法

技术领域

[0001] 本发明涉及半导体器件，并且更具体地涉及具有场效应晶体管(FET) 器件的半导体SRAM(静态随机存取存储器)器件，以及其制造工艺。

背景技术

[0002] 随着半导体工业在追求更高的器件密度、更高的性能、更低功耗和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。在FinFET 器件中，有可能使用附加的侧壁并且用于抑制短沟道效应。

发明内容

[0003] 本发明的实施例提供了一种制造包括多个静态随机存取存储器 (SRAM)单元的静态随机存取存储器的方法，所述方法包括：在衬底上方形成第一伪图案，第一掩模层、第二掩模层和第三掩模层顺序形成在所述衬底上；在所述第一伪图案的侧壁上形成中间伪图案，以填充所述第一伪图案之间的间隔；去除所述第一伪图案，从而留下位于所述衬底的第三掩模层上方的中间伪图案；通过使用所述中间伪图案来图案化所述第三掩模层；通过使用图案化的第三掩模层来图案化所述第二掩模层，从而形成第二伪图案；在所述第二伪图案的侧壁上形成侧壁间隔件层；去除所述第二伪图案，从而留下所述侧壁间隔件层以作为所述衬底上方的硬掩模图案；通过使用所述硬掩模图案作为蚀刻掩模来图案化所述第一掩模层；以及通过使用图案化的第一掩模层作为蚀刻掩模来图案化所述衬底，其中：所述多个静态随机存取存储器单元的每一个都被单元边界限定，并且在所述单元边界内，仅包括两个第一伪图案。

[0004] 本发明的实施例还提供了一种制造包括多个静态随机存取存储器 (SRAM)单元的静态随机存取存储器的方法，其中：所述多个静态随机存取存储器单元的每一个都被单元边界限定，所述单元边界具有在第一方向上延伸的底侧、在所述第一方向上延伸并且与所述底侧相对的顶侧、在与所述第一方向交叉的第二方向上延伸的左侧以及在所述第二方向上延伸并且与所述左侧相对的右侧，所述多个静态随机存取存储器单元的每一个都包括：第一鳍结构，在所述第二方向上从第一侧延伸至第二侧；第二鳍结构，在所述第二方向上从所述第一侧向所述第二侧延伸，所述第二鳍结构在所述第二方向上比所述第一鳍结构短；
第三鳍结构，在所述第二方向上从所述第二侧向所述第一侧延伸，所述第三鳍结构在所述第二方向上比所述第一鳍结构短；以及第四鳍结构，在所述第二方向上从所述第一侧延伸至所述第二侧，所述方法包括通过使用形成在衬底上的硬掩模来图案化所述衬底，其中，通过使用第一硬掩模图案来图案化所述衬底，从而形成所述第一鳍结构至所述第四鳍结构，通过如下操作形成所述第一硬掩模图案：在所述衬底上形成第一伪图案；在所述第一伪图案上方形成第一材料的毯式层；蚀刻所述第一材料的毯式层，从而在所述第一伪图案的侧壁上形成第一掩模图案；和去除所述第一伪图案，从而留下所述第一硬掩模图案，通过如下操作形成所述第一伪图案：在所述衬底上形成第二伪图案，第一掩模层、第二掩模层和第三掩模层顺序形成在所述衬底上；在所述第二伪图案上方形成第二材料的毯式层；蚀刻所述第二材料的毯式层，从而在所述第二伪图案的侧壁上和所述第二伪图案之间形成中间伪图案；去除所述第二伪图案，从而留下所述中间伪图案；通过使用所述中间伪图案作为蚀刻掩模来图案化所述第三掩模层；和通过使用图案化的第三掩模层作为蚀刻掩模来图案化所述第二掩模层，从而形成所述第一伪图案，以及在一个随机存取存储器单元的单元边界内，仅包括两个第二伪图案。

[0005] 本发明的实施例还提供了一种包括多个静态随机存取存储器(SRAM) 单元的静态随机存取存储器，其中：所述多个静态随机存取存储器单元的每一个都被单元边界限定，所述单元边界具有在第一方向上延伸的底侧、在所述第一方向上延伸并且与所述底侧相对的顶侧、在与所述第一方向交叉的第二方向上延伸的左侧以及在所述第二方向上延伸并且与所述左侧相对的右侧，所述多个静态随机存取存储器单元的每一个都包括：第一鳍结构，在所述第二方向上从第一侧延伸至第二侧；第二鳍结构，在所述第二方向上从所述第一侧向所述第二侧延伸，所述第二鳍结构在所述第二方向上比所述第一鳍结构短；第三鳍结构，在所述第二方向上从所述第二侧向所述第一侧延伸，所述第三鳍结构在所述第二方向上比所述第一鳍结构短；和第四鳍结构，在所述第二方向上从所述第一侧延伸至所述第二侧，所述多个静态随机存取存储器单元布置为m行×n列矩阵，其中，n和m为2或以上的自然数，以及在所述第一方向上，并且在所述顶侧的长度的1/4的距离内，没有鳍结构设置在所述m行×n列矩阵的外侧的区域中。

附图说明

[0006] 当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

[0007] 图1A是SRAM单位单元的示例性电路图。

[0008] 图1B是根据本发明的一个实施例的SRAM单位单元的示例性布局。

[0009] 图1C是多个SRAM单位单元的示例性布置。

[0010] 图1D是根据本发明的一个实施例的多个SRAM单位单元的示例性布置。

[0011] 图1E示出了FinFET的示例性透视图。

[0012] 图2A至图12C是根据本发明的一个实施例的SRAM器件的示例性顺序制造工艺。

[0013] 图13A至图16C示出了根据本发明的另一实施例的用于制造SRAM器件的鳍结构的示例性顺序工艺。

具体实施方式

[0014] 应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不旨在限定。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。

[0015] 此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由...制成”可以意为“包括”或者“由... 组成”。

[0016] 此外，本发明中示出的布局结构是设计布局并且没有必要示出作为半导体器件制造的实际物理结构。

[0017] 图1A是SRAM单位单元的示例性电路图。SRAM单位单元包括具有数据存储节点和互补数据存储节点的两个交叉耦合的反相器。第一反相器的输出耦合至第二反相器的输入，并且第二反相器的输出耦合至第一反相器的输入。SRAM还包括耦合至第一反相器的输出和第二反相器的输入的第一传输门FET器件PG1以及耦合至第二反相器的输出和第一反相器的输入的第二传输门FET器件PG2。第一和第二传输门FET器件的栅极耦合至字线WL，第一传输门FET器件PG1的源极/漏极耦合至第一位线BL，并且第二传输门FET器件PG2的源极/漏极耦合至第二位线BLB，该位线是第一位线BL的互补位线。在本发明中，可以交换使用FET器件的源极和漏极。

[0018] 第一反相器包括第一第一导电类型的FET器件PU1和第一第二导电类型的FET器件PD1。第二反相器包括第二第一导电类型的FET器件PU2 和第二第二导电类型的FET器件PD2。第一传输门器件PG1和第二传输门器件PG2是第二导电类型的器件。在第一实施例中，第一导电类型是P型并且第二导电类型是N型。当然，有可能在另一实施例中，第一导电类型是N型，并且第二导电类型是P型，并且在这种情况下，根据本领域的公知常识来适当地更改SRAM中的剩余的元件。

[0019] SRAM还包括第一P型阱PW1、第二P型阱PW2以及N型阱NW。如图1A所示，第一传输门器件PG1(N型)和第一N型FET器件PD1设置在第一P型阱PW1内，第二传输门FET器件PG2(N型)和第二N型 FET器件PD2设置在第二P型阱PW2内，以及第一P型FET器件PU1 和第二P型FET器件PU2设置在N型阱NW内。

[0020] 图1B是根据本发明的第一实施例的SRAM单位单元的示例性布局。在图1B中，仅示出了下层元件中的一些。

[0021] 通过单元边界CELB来限定SRAM单位单元，并且该SRAM单位单元包括第一至第四鳍结构F1、F2、F3和F4，每一个都在Y(列)方向上延伸并且布置在X(行)方向上。四个鳍结构F1、F3、F4和F2以这种顺序布置在X方向上。单元边界CELB具有在X方向上延伸的底侧、在X 方向上延伸并且与底侧相对的顶侧、在Y方向上延伸的左侧以及在Y方向上延伸并且与左侧相对的右侧。

[0022] SRAM单位单元包括六个晶体管。第一传输门器件PG1是通过第一栅电极GA1和第一鳍结构F1形成的鳍式场效应晶体管(FinFET)(PG1)。第一N型FET器件PD1是通过第二栅电极GA2和第一鳍结构F1形成的 FinFET。第一P型FET器件PU1是通过第二栅电极GA2和第三鳍结构F3 形成的FinFET。第二传输门FET器件PG2是通过第三栅电极GA3和第二鳍结构F2形成的FinFET。第二N型FET器件PD2是通过第四栅电极GA4 和第二鳍结构F2形成的FinFET。第二P型FET器件PU2是通过第四栅电极GA4和第四鳍结构F4形成的FinFET。SRAM单位单元中的所有FinFET 都仅包括用作沟道和源极/漏极的一个有源鳍结构。

[0023] SRAM器件和SRAM单位单元还包括上层结构，诸如接触件、通孔和金属引线，并且本发明中省略其详细阐释。

[0024] SRAM器件包括布置在X(行)和Y(列)方向上的多个SRAM单位单元。图1C示出了四个SRAM单位单元的示例性布局，第一至第四SRAM 单位单元，SR1、SR2、SR3和SR4。例如，第一SRAM SR1具有图2A至图2C所示的布局结构。第二SRAM SR2具有作为第一SRAM SR1的关于与Y方向平行的轴水平翻转的布局的布局。第三SRAM SR3具有作为第一SRAM SR1的关于与X方向平行的轴垂直翻转的布局的布局。第四SRAM SR4具有作为第三SRAM SR3的关于与Y方向平行的轴水平翻转的布局的布局。沿着列方向(Y)，交替布置多个第一SRAM SR1和多个第三SRAM SR3。

[0025] 图1D示出了展示3行和3列的SRAM阵列。每一个SRAM单位单元都具有图1B的布局结构和以上提出的其翻转的结构。

[0026] 如图1D所示，一个SRAM单位单元的鳍结构在Y方向上分别连接至邻近的SRAM单位单元的对应的鳍结构，从而形成一个连续的图案。类似地，一个SRAM单位单元的栅电极在X方向上分别连接至邻近的SRAM 单位单元的对应的栅电极，从而形成一个连续的图案。

[0027] 图1E示出了FinFET的示例性透视图。除了其他部件之外，FinFET 1 包括衬底10、鳍结构20、栅极电介质30和栅电极40。在本实施例中，衬底10是硅衬底。可选地，衬底10可以包括：其他元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、 GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、 GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。鳍结构20 设置在衬底上方。鳍结构20可以由与衬底10相同的材料组成并且可以从衬底10连续地延伸。在本实施例中，鳍结构由Si制成。鳍结构20的硅层可以是本征的，或适当地掺杂有n型杂质或p型杂质。

[0028] 鳍结构20的位于栅电极40下方的下部称为阱区域并且鳍结构20的上部称为沟道区域。在栅电极40下方，阱区域嵌入在隔离绝缘层50中，并且沟道区域从隔离绝缘层50突出。鳍结构20之间的间隔和/或一个鳍结构与另一个在衬底10上方形成的元件之间的间隔由包括绝缘材料的隔离绝缘层50(或所谓的“浅沟槽隔离(STI)”层)填充。用于隔离绝缘层50 的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、掺杂氟的硅酸盐玻璃(FSG)或低k介电材料。

[0029] 从隔离绝缘层50突出的沟道区域被栅极介电层30覆盖，并且栅极介电层30还被栅电极40覆盖。沟道区域的未被栅电极40覆盖的部分用作 MOSFET的源极和/或漏极。

[0030] 在特定的实施例中，栅极介电层30包括介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。

[0031] 栅电极40包括任何合适的材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、 TaSiN、金属合金、其他合适的材料和/或它们的组合。可以使用后栅极或替换栅极方法形成栅极结构。

[0032] 在一些实施例中，一个或多个功函数调整层(未示出)可以插接在栅极介电层与栅电极之间。功函数调整层由导电材料制成，诸如TiN、TaN、 TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、NiSi、PtSi或TiAlC 的单层、或任何其他合适的材料或者这些材料的两种或多种的多层。对于 n沟道Fin FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi 中的一种或多种、或任何其他合适的材料用作功函数调整层，而对于p沟道Fin FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种、或任何其他合适的材料用作功函数调整层。可以使用不同的金属层分别地形成用于n沟道FinFET和p沟道FinFET的功函数调整层。

[0033] 通过在源极和漏极区域中适当的掺杂杂质或外延生长适当的材料，在未被栅电极40覆盖的鳍结构20中也形成源极和漏极区域。Si或Ge的合金以及诸如Co、Ni、W、Ti或Ta的金属可以形成在源极和漏极区域上。

[0034] 图2A至图12C示出了根据本发明的一个实施例的用于制造SRAM器件的鳍结构的示例性顺序工艺。图2A、图3A、…、图12A为示出随后形成的四个邻近的SRAM单位单元中的鳍结构布局的全部相同附图。图2B、图3B、…、图12B示出了每一个制造阶段中的平面图，并且图2C、图3C、…、图12C示出了每一个制造阶段中的图2B、图3B、…、图12B中的沿着X1-X1 或X2-X2的截面图。应当理解，可以在图2A至图12C示出的工艺之前、期间和之后提供附加的操作，并且对于该方法的附加的实施例，下文描述的一些操作可以被替换或消除。

[0035] 图2A示出了随后形成的四个邻近的SRAM单位单元的鳍结构布局。四个SRAM单位单元的布局与图1A至图1E相同。

[0036] 在一个SRAM单位单元中，例如，SR1，提供了分别与图1B的第一至第四鳍结构对应的四个鳍结构22、24、26和28。鳍结构在第二方向上(Y 方向)上延伸并且布置在第一方向(X方向)上。

[0037] 在一个单元内，即，在一个单元边界内，第一鳍结构22在单元边界的底侧和单元边界的与底侧相对的顶侧之间延伸。第二鳍结构24在单元边界的底侧和单元边界的与底侧相对的顶侧之间延伸。第三鳍结构26从底侧延伸并且比第一鳍结构短。第四鳍结构28从顶侧延伸并且比第二鳍结构短。第一至第四鳍结构以预定的间隔布置在X方向上。在本实施例中，预定的间隔恒定。在其他的实施例中，第一与第三鳍结构之间的间隔可以和第三与第四鳍结构之间的间隔不同。

[0038] 在一些实施例中，鳍结构的宽度L1在从大约20nm至大约80nm的范围内，并且在其他的实施例中，该宽度在从大约5nm至大约30nm的范围内。在一些实施例中，邻近的鳍结构之间的间隔S1在从大约20nm至大约 100nm的范围内，并且在其他的实施例中，该间隔在从大约30nm至大约 80nm的范围内。

[0039] 如图2B和图2C所示，在衬底10上方形成第一掩模层12、第二掩模层14和第三掩模层16。第一和第三掩模层的每一个都包括SiO2、SiN、SiON、 SiCN或SiOCN的一层或多层。在一个实施例中，第一掩模层12包括下面的SiO2层和设置在下面的SiO2层上的SiN层以及设置在SiN层上的上面的 SiO2层。第三掩模层16包括SiN层和设置在SiN层上的SiO2层。第二掩模层14包括具有相对于氧化硅的高蚀刻选择性的材料的一层或多层。在一个实施例中，第二掩模层14包括多晶硅层。

[0040] 第一伪图案100形成在第三掩模层16上方。第一伪图案100由有机材料或无机材料的一层或多层制成。在一个实施例中，第一伪图案100包括多晶硅。第一材料的毯式层形成在第三掩模层16上方，并且然后执行包括光刻操作和/或蚀刻操作的图案化操作以形成第一伪图案100。在一些实施例中，在一个SRAM单位单元的单元边界内，仅包括具有相同宽度的两个第一伪图案。

[0041] 通过能够用于形成毯式层的化学汽相沉积(CVD)、物理汽相沉积 (PVD)或原子层沉积(ALD)来形成第一伪图案100的毯式层。

[0042] 第一伪图案100形成为在Y方向上延伸的线-间隔(lines-and-spaces) 图案。将第一伪图案100的宽度W1调整为大约2L1+S1。如图2A和图2B所示，第一伪图案100的左边缘基本对应于第一鳍结构22(或第四鳍结构 28)的左边缘，并且第一伪图案100的右边缘基本对应于第三鳍结构26(或第二鳍结构24)的右边缘。

[0043] 第一伪图案100的厚度T1在从大约30nm至大约100nm的范围内。

[0044] 在形成第一伪图案100之后，具有第二材料的毯式层110形成在第一伪图案100上方。第二材料为无机材料，诸如氧化硅和氮化硅，并且与第一材料不同。在该实施例中，使用通过CVD形成的氮化硅。

[0045] 第二材料自第三掩模层16的上表面的厚度T2在从大约30nm至大约 200nm的范围内。

[0046] 在X方向上，单元边界内的第一伪图案102与104之间的间隔103和第一伪图案106与108之间的间隔105被第二材料完全填充。在一些实施例中，如图3C所示，在X方向上，取决于邻近的SRAM单位单元的单元边界上的第一伪图案104与106之间的间隔107，凹槽90形成在间隔107 上面。例如，当间隔107等于或大于大约65nm时，形成凹槽90。在该间隔中，第二材料的厚度T2'与第一伪图案上的第二材料的厚度基本相同，该厚度在从大约30nm至大约100nm的范围内。

[0047] 接下来，在第二材料的毯式层上执行各向异性蚀刻。如图4B和图4C所示，第一伪图案102与104之间的间隔103和第一伪图案106与108之间的间隔105被第二材料完全填充，从而形成中间伪图案112和114。第二材料还保留以作为第一伪图案102和106的左侧以及第一伪图案104和 108的右侧上的侧壁间隔件，从而形成附加的中间伪图案111、113、115 和117。

[0048] 接下来，如图5B和图5C所示，通过干蚀刻和/或湿蚀刻去除第一伪图案。在去除第一伪图案之后，以这种顺序在X方向上形成在Y方向上延伸的中间伪图案111、112、113、115、114和117。

[0049] 然后，如图6B和图6C所示，通过使用中间伪图案作为蚀刻掩模，图案化第三掩模层16，并且随后，通过使用图案化的第三掩模层，将第二掩模层14图案化为分别由间隔121、
123、125、127和129分离的第二伪图案111'、112'、113'、115'、114'和117'。在蚀刻第二掩模层之后，去除图案化的第三掩模层16。

[0050] 第二伪图案112'和114'的宽度基本彼此相同并且与第一伪图案100的宽度基本相同，第二伪图案111'、113'、115'、和117'的宽度基本彼此相同并且基本小于第二伪图案112'和114'的宽度。第二伪图案112'和114'的宽度和第三与第四鳍结构之间的间隔S2基本相同。当在一个单位单元内以相等的间距布置第一至第四鳍结构时，间隔S1等于间隔S2。

[0051] 如以上所述，第一伪图案100的宽度为2L1+S1。通过以上所述的操作，可以获得具有更小的线宽(S1或S2)的图案(第二伪图案)，该线宽可以超出光刻的分辨率限制。即使尺寸S1或S2未超出分辨率限制，也可以增加用于第一伪图案100的图案化操作中的工艺裕度。

[0052] 然后，如图7B和图7C所示，具有第三材料的毯式层120形成在第二伪图案上方。第三材料为无机材料，诸如氧化硅、氮化硅或多晶硅，并且与第二材料不同。在该实施例中，使用通过CVD形成的氧化硅。第三材料的自第一掩模层12的上表面的厚度T3在从大约5nm至大约50nm的范围内。

[0053] 由于第三材料层的厚度比第二伪图案的间隔足够小，所以第三材料层未完全填充间隔并且共形形成在第二伪图案上方。

[0054] 接下来，在第三材料的毯式层上执行各向异性蚀刻。如图8B和图8C所示，第三材料保留以作为第二伪图案的左侧和右侧上的侧壁间隔件，并且在去除第二伪图案之后，如图9B和图9C所示，形成掩模图案121A、 121B、122A、122B、123A、123B、124A、124B、125A、125B、
128A和 128B。

[0055] 掩模图案的宽度L2基本等于或稍大于最终形成的鳍结构的宽度L1。宽度L2在从大约7nm至大约20nm的范围内。

[0056] 通过调整第一、第二、和第三材料的毯式层以及第一和第二伪图案的厚度和/或尺寸，可以获得掩模图案的期望的宽度和位置。

[0057] 接下来，如图10B和图10C所示，在掩模图案上方形成具有开口135 的抗蚀剂图案130。图10C是沿着图10B的线X2-X2的截面图。通过开口 135暴露在X方向上邻近单元边界定位的掩模图案121A、123B、125B和 128B以及暴露掩模图案122A、122B、124A和124B的一部分。

[0058] 然后，通过蚀刻操作去除掩模图案的暴露部分，并且去除抗蚀剂图案 130。如图11B和图11C所示，与将要形成的鳍结构对应的掩模图案121B、 122A、122B、123A、125B、
124A、124B和128A保留在衬底10上。在该实施例中，单元边界内的邻近的掩模图案之间的间隔恒定。

[0059] 如图12B和图12C所示，通过使用掩模图案121B、122A、122B、123A、 125B、124A、124B和128A作为蚀刻掩模，图案化第一掩模层12，并且然后，通过使用图案化的第一掩模层
12作为蚀刻掩模，在衬底10上执行沟槽蚀刻，从而形成鳍结构20。

[0060] 如以上所述，在该实施例中，去除在X方向上邻近单元边界定位的掩模图案121A、123B、125B和128B。因此，没有鳍结构形成为邻近单元边界。特别地，当通过SRAM单位单元的m行×n列矩阵(m和n为2或以上的自然数)形成SRAM阵列时，在X方向上(见图1D)，SRAM阵列外侧的外侧区域OR不包含任何鳍结构。如图1D所示，外侧区域OR定义为具有X方向上的宽度Le的区域，该宽度为一个SRAM单位单元在X方向上的宽度Lc的1/4。

[0061] 可选地，可以没有必要使用第二和第三掩模层。在这种情况下，第一伪图案形成在衬底上方，第二伪图案形成在第一伪图案的侧壁上以填充第一伪图案之间的间隔，并且去除第一伪图案，从而将第二伪图案留在衬底上方。侧壁间隔件层形成在第二伪图案的侧壁上。去除第二伪图案，从而留下侧壁间隔件层以作为衬底上方的硬掩模图案。通过使用硬掩模图案作为蚀刻掩模来图案化衬底。

[0062] 图13A至图16C示出了根据本发明的另一实施例的用于制造SRAM器件的鳍结构的示例性顺序工艺。图13A、图14A、图15A和图16A为与示出随后形成的四个邻近的SRAM单位单元中的鳍结构布局的图2A全部相同的附图。图13B、图14B、图15B和图16B示出了每一个制造阶段中的平面图，并且图13C、图14C、图15C和图16C示出了每一个制造阶段中的图13B、图14B、图15B和图16B中的沿着X1-X1的截面图。应当理解，可以在图13A至图16C示出的工艺之前、期间和之后提供附加的操作，并且对于该方法的附加的实施例，下文描述的一些操作可以被替换或消除。

[0063] 除了图3B、图3C至图9B、图9C，该实施例基本类似于前述实施例。

[0064] 不像图3B和图3C，如图13C所示，第二材料的更厚的毯式层110'形成在第一伪图案100上方。

[0065] 如图14B和图14C所示，通过使用诸如回蚀刻操作或化学机械抛光 (CMP)操作的平坦化操作，去除第二材料层的上部，从而使得第二材料完全填充间隔103、105和107。不像图4C，中间伪图案119形成在间隔 107中。特别地，当间隔107等于或小于约50nm时，间隔107被第二材料完全填充。

[0066] 然后，去除第一伪图案100，留下中间伪图案111、112、119、114和 117，并且然后，如图15B和图15C所示，通过使用中间伪图案作为蚀刻掩模来形成第二伪图案111’、112’、119’、114’和117’。

[0067] 类似于图7B、图7C、和图8B以及图8C，第三材料的毯式层形成在第二伪图案上方，之后在第三材料的毯式层上执行各向异性蚀刻。如图16B和图16C所示，第三材料保留以作为第二伪图案的左侧和右侧上的侧壁间隔件，并且在去除第二伪图案之后，如图16B和图16C所示，形成掩模图案121B、122A、122B、123A、124A、124B、125B、128A和128B。

[0068] 然后，类似于图10B和图10C，去除第二伪图案，留下掩模图案121B、 122A、122B、123A、124A、124B、125B、128A和128B。之后，执行关于图11B、图11C至图12B、图12C的相同或类似的操作，并且获得鳍结构。

[0069] 在该实施例中，不像图9B和图9C，没有硬掩模形成在单元边界周围。如果额外的硬掩模形成在外侧区域OR中，则可以通过图10B和图10C的图案化操作去除这种额外的硬掩模。

[0070] 本文描述的各个实施例或实例提供若干优于现有技术的优点。例如，在本发明中，可以获得具有更小的线宽(S1或S2)的图案(第二伪图案)，该线宽可以超出光刻的分辨率限制。即使尺寸S1或S2未超出分辨率限制，也可以增加用于第一伪图案的图案化操作中的工艺裕度。

[0071] 应该理解，本文不必讨论所有优点，没有特定优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同优点。

[0072] 根据本发明的一个实施例，一种制造包括多个静态随机存取存储器 (SRAM)单元的SRAM的方法包括以下操作。第一伪图案形成在衬底上方，第一掩模层、第二掩模层和第三掩模层以该顺序形成在衬底上。中间伪图案形成在第一伪图案的侧壁上以填充第一伪图案之间的间隔。去除第一伪图案，从而留下位于衬底的第三掩模层上方的中间伪图案。通过使用中间伪图案来图案化第三掩模层。通过使用图案化的第三掩模层来图案化第二掩模层，从而形成第二伪图案。侧壁间隔件层形成在第二伪图案的侧壁上。去除第二伪图案，从而留下侧壁间隔件层以作为衬底上方的硬掩模图案。通过使用硬掩模图案作为蚀刻掩模来图案化第一掩模层。通过使用图案化的第一掩模层作为蚀刻掩模来图案化衬底。多个SRAM单元的每一个都被单元边界限定。在单元边界内，仅包括两个第一伪图案。

[0073] 根据本发明的另一实施例，提供了一种制造包括多个静态随机存取存储器(SRAM)单元的SRAM的方法。多个SRAM单元的每一个都被单元边界限定，该单元边界具有在第一方向上延伸的底侧、在第一方向上延伸并且与底侧相对的顶侧、在与第一方向交叉的第二方向上延伸的左侧以及在第二方向上延伸并且与左侧相对的右侧。多个SRAM单元的每一个都包括：第一鳍结构，在第二方向上从第一侧延伸至第二侧；第二鳍结构，在第二方向上从第一侧向第二侧延伸，第二鳍结构在第二方向上比第一鳍结构短；第三鳍结构，在第二方向上从第二侧向第一侧延伸，第三鳍结构在第二方向上比第一鳍结构短；以及第四鳍结构，在第二方向上从第一侧延伸至第二侧。方法包括通过使用形成在衬底中的第一硬掩模来图案化衬底，从而形成第一至第四鳍结构。通过如下操作形成第一硬掩模图案：在衬底上形成第一伪图案；在第一伪图案上方形成第一材料的毯式层；蚀刻第一材料的毯式层，从而在第一伪图案的侧壁上形成第一掩模图案；以及去除第一伪图案，从而留下第一硬掩模图案。通过如下操作形成第一伪图案：在衬底上形成第二伪图案，以该顺序在衬底上形成第一掩模层、第二掩模层和第三掩模层；在第二伪图案上方形成第二材料的毯式层；蚀刻第二材料的毯式层，从而在第二伪图案的侧壁上以及在第二伪图案之间形成中间伪图案；去除第二伪图案，从而留下中间伪图案；通过使用中间伪图案作为蚀刻掩模来图案化第三掩模层；以及通过使用图案化的第三掩模层作为蚀刻掩模来图案化第二掩模层，从而形成第一伪图案。在一个SRAM单元的单元边界内，仅包括两个第二伪图案。

[0074] 根据本发明的另一实施例，静态随机存取存储器(SRAM)包括多个 SRAM单元。多个SRAM单元的每一个都被单元边界限定，该单元边界具有在第一方向上延伸的底侧、在第一方向上延伸并且与底侧相对的顶侧、在与第一方向交叉的第二方向上延伸的左侧以及在第二方向上延伸并且与左侧相对的右侧。多个SRAM单元的每一个都包括：第一鳍结构，在第二方向上从第一侧延伸至第二侧；第二鳍结构，在第二方向上从第一侧向第二侧延伸，第二鳍结构在第二方向上比第一鳍结构短；第三鳍结构，在第二方向上从第二侧向第一侧延伸，第三鳍结构在第二方向上比第一鳍结构短；以及第四鳍结构，在第二方向上从第一侧延伸至第二侧。多个SRAM 单元布置为m行×n列矩阵，其中，n和m为2或以上的自然数。在第一方向上，并且在顶侧的长度的1/4的距离内，没有鳍结构设置在m行×n列矩阵的外部区域中。

[0075] 本发明的实施例提供了一种制造包括多个静态随机存取存储器 (SRAM)单元的静态随机存取存储器的方法，所述方法包括：在衬底上方形成第一伪图案，第一掩模层、第二掩模层和第三掩模层顺序形成在所述衬底上；在所述第一伪图案的侧壁上形成中间伪图案，以填充所述第一伪图案之间的间隔；去除所述第一伪图案，从而留下位于所述衬底的第三掩模层上方的中间伪图案；通过使用所述中间伪图案来图案化所述第三掩模层；通过使用图案化的第三掩模层来图案化所述第二掩模层，从而形成第二伪图案；在所述第二伪图案的侧壁上形成侧壁间隔件层；去除所述第二伪图案，从而留下所述侧壁间隔件层以作为所述衬底上方的硬掩模图案；通过使用所述硬掩模图案作为蚀刻掩模来图案化所述第一掩模层；以及通过使用图案化的第一掩模层作为蚀刻掩模来图案化所述衬底，其中：所述多个静态随机存取存储器单元的每一个都被单元边界限定，并且在所述单元边界内，仅包括两个第一伪图案。

[0076] 根据本发明的一个实施例，其中，所述两个第一伪图案具有彼此相同的尺寸。

[0077] 根据本发明的一个实施例，其中，在所述单元边界内以均匀的间距布置所述硬掩模图案。

[0078] 根据本发明的一个实施例，其中，所述第一伪图案由多晶硅制成。

[0079] 根据本发明的一个实施例，其中，所述第一掩模层包括氮化硅和设置在所述氮化硅上的氧化硅。

[0080] 根据本发明的一个实施例，其中，所述第二伪图案由氮化硅基材料制成。

[0081] 根据本发明的一个实施例，其中，所述侧壁间隔件层由氧化硅基材料制成。

[0082] 根据本发明的一个实施例，其中，所述形成所述第二伪图案包括：在所述第一伪图案上方形成用于所述第二伪图案的毯式层；以及去除设置在所述第一伪图案的上表面上方的毯式层的一部分。

[0083] 根据本发明的一个实施例，其中，所述形成所述侧壁间隔件层包括：在所述第二伪图案上方形成用于所述侧壁间隔件层的毯式层；以及在所述毯式层上执行各向异性蚀刻，从而在所述第二伪图案的侧壁上留下所述侧壁间隔件层。

[0084] 根据本发明的一个实施例，其中，所述方法还包括，在所述去除所述第二伪图案之后并且在图案化所述衬底之前，去除所述侧壁间隔件层的额外的部分。

[0085] 本发明的实施例还提供了一种制造包括多个静态随机存取存储器 (SRAM)单元的静态随机存取存储器的方法，其中：所述多个静态随机存取存储器单元的每一个都被单元边界限定，所述单元边界具有在第一方向上延伸的底侧、在所述第一方向上延伸并且与所述底侧相对的顶侧、在与所述第一方向交叉的第二方向上延伸的左侧以及在所述第二方向上延伸并且与所述左侧相对的右侧，所述多个静态随机存取存储器单元的每一个都包括：第一鳍结构，在所述第二方向上从第一侧延伸至第二侧；第二鳍结构，在所述第二方向上从所述第一侧向所述第二侧延伸，所述第二鳍结构在所述第二方向上比所述第一鳍结构短；
第三鳍结构，在所述第二方向上从所述第二侧向所述第一侧延伸，所述第三鳍结构在所述第二方向上比所述第一鳍结构短；以及第四鳍结构，在所述第二方向上从所述第一侧延伸至所述第二侧，所述方法包括通过使用形成在衬底上的硬掩模来图案化所述衬底，其中，通过使用第一硬掩模图案来图案化所述衬底，从而形成所述第一鳍结构至所述第四鳍结构，通过如下操作形成所述第一硬掩模图案：在所述衬底上形成第一伪图案；在所述第一伪图案上方形成第一材料的毯式层；蚀刻所述第一材料的毯式层，从而在所述第一伪图案的侧壁上形成第一掩模图案；和去除所述第一伪图案，从而留下所述第一硬掩模图案，通过如下操作形成所述第一伪图案：在所述衬底上形成第二伪图案，第一掩模层、第二掩模层和第三掩模层顺序形成在所述衬底上；在所述第二伪图案上方形成第二材料的毯式层；蚀刻所述第二材料的毯式层，从而在所述第二伪图案的侧壁上和所述第二伪图案之间形成中间伪图案；去除所述第二伪图案，从而留下所述中间伪图案；通过使用所述中间伪图案作为蚀刻掩模来图案化所述第三掩模层；和通过使用图案化的第三掩模层作为蚀刻掩模来图案化所述第二掩模层，从而形成所述第一伪图案，以及在一个随机存取存储器单元的单元边界内，仅包括两个第二伪图案。

[0086] 根据本发明的一个实施例，其中，所述两个第二伪图案具有彼此相同的尺寸。

[0087] 根据本发明的一个实施例，其中：所述两个第二伪图案包括第一第二伪图案和第二第二伪图案，所述第一第二伪图案的在所述第二方向上延伸并且更靠近所述左侧的左边缘定位在所述第一鳍结构的在所述第二方向上延伸并且更靠近所述左侧的左边缘定位的位置处，所述第一第二伪图案的在所述第二方向上延伸并且更靠近所述右侧的右边缘定位在所述第二鳍结构的在所述第二方向上延伸并且更靠近所述右侧的右边缘定位的位置处，所述第二第二伪图案的在所述第二方向上延伸并且更靠近所述左侧的左边缘定位在所述第三鳍结构的在所述第二方向上延伸并且更靠近所述左侧的左边缘定位的位置处，以及所述第二第二伪图案的在所述第二方向上延伸并且更靠近所述右侧的右边缘定位在所述第四鳍结构的在所述第二方向上延伸并且更靠近所述右侧的右边缘定位的位置处。

[0088] 根据本发明的一个实施例，其中，所述第二伪图案由多晶硅制成。

[0089] 根据本发明的一个实施例，其中，所述第三掩模图案包括氧化硅和形成在所述氧化硅上的氮化硅。

[0090] 根据本发明的一个实施例，其中，所述第二材料为氮化硅基材料。

[0091] 根据本发明的一个实施例，其中，所述第一材料为氧化硅基材料。

[0092] 根据本发明的一个实施例，其中，在形成所述第一硬掩模图案中，在去除所述第一伪图案之后，去除所述第一硬掩模图案的一部分，从而使得所述第一硬掩模图案中的两个具有与所述第二鳍结构和所述第三鳍结构对应的长度。

[0093] 根据本发明的一个实施例，其中：当形成所述第一硬掩模图案时，形成额外的第一硬掩模图案，所述额外的第一硬掩模图案形成在所述左侧与所述第一硬掩模图案中的与所述第一鳍结构对应的一个之间以及所述右侧与所述第一硬掩模图案中的与所述第四鳍结构对应的一个之间，以及当去除所述第一掩模图案的所述一部分时，去除所述额外的第一硬掩模图案。

[0094] 本发明的实施例还提供了一种包括多个静态随机存取存储器(SRAM) 单元的静态随机存取存储器，其中：所述多个静态随机存取存储器单元的每一个都被单元边界限定，所述单元边界具有在第一方向上延伸的底侧、在所述第一方向上延伸并且与所述底侧相对的顶侧、在与所述第一方向交叉的第二方向上延伸的左侧以及在所述第二方向上延伸并且与所述左侧相对的右侧，所述多个静态随机存取存储器单元的每一个都包括：第一鳍结构，在所述第二方向上从第一侧延伸至第二侧；第二鳍结构，在所述第二方向上从所述第一侧向所述第二侧延伸，所述第二鳍结构在所述第二方向上比所述第一鳍结构短；第三鳍结构，在所述第二方向上从所述第二侧向所述第一侧延伸，所述第三鳍结构在所述第二方向上比所述第一鳍结构短；和第四鳍结构，在所述第二方向上从所述第一侧延伸至所述第二侧，所述多个静态随机存取存储器单元布置为m行×n列矩阵，其中，n和m为2或以上的自然数，以及在所述第一方向上，并且在所述顶侧的长度的1/4的距离内，没有鳍结构设置在所述m行×n列矩阵的外侧的区域中。

[0095] 上面论述了若干实施例的部件，以便本领域技术人员可以更好地理解本发明的实施例。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和 /或实现相同优点的处理和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

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静态随机存取存储器-专利编号CN110534562A	2020-05-11	497
动态随机存取存储器-专利编号CN110739013A	2020-05-11	286
动态随机存取存储器-专利编号CN106653754B	2020-05-11	448
电阻式随机存取存储器-专利编号CN106206940B	2020-05-11	880
电阻式随机存取存储器-专利编号CN106206936B	2020-05-12	615
动态随机存取存储器-专利编号CN109979502A	2020-05-12	946
磁性随机存取存储器-专利编号CN105118527B	2020-05-13	1077
静态随机存取存储器-专利编号CN106653755A	2020-05-13	288
静态随机存取存储器-专利编号CN106653756A	2020-05-13	338
磁阻随机存取存储器件-专利编号CN109560191A	2020-05-12	182

静态随机存取存储器及其制造方法

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