专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2023076146A1 SYSTEM FOR MANAGING ACCESS TO A MEMORY RESOURCE BY MULTIPLE USERS 审中-公开
公开(公告)号：WO2023076146A1
公开(公告)日：2023-05-04
申请号：PCT/US2022/047543
申请日：2022-10-24
申请人： MICROCHIP TECHNOLOGY INCORPORATED
发明人： KONG, Kwok , WILSON, William B. , JASER, Ihab , SEBASTIAN, Donia , MCLERAN, Dan
IPC分类号： G06F13/16 , G06F13/18 , G06F13/362
摘要： A system (e.g., NVMe controller) for managing access to a memory resource by multiple users may include memory storing function queue categorizations for function queues associated with each user, and circuitry to store and execute a multi-user arbitration algorithm that arbitrates access to the memory resource by the multiple users. The function queue categorizations assign a function category to each function queue associated with each user. The multi-user arbitration algorithm includes (a) selecting an intra-user winning function queue for each respective user by performing an intra-user function queue arbitration of the function queues associated with the respective user based on the function queue categorizations associated with the arbitrated function queues, (b) selecting an inter-user winning function queue by performing an inter-user function queue arbitration of the intra-user winning function queues selected for the multiple users, and (c) serving a function from the inter-user winning function queue to the memory resource.

2. 发明申请

WO2022103488A1 DISAGGREGATION OF COMPUTING DEVICES USING ENHANCED RETIMERS WITH CIRCUIT SWITCHING 审中-公开
公开(公告)号：WO2022103488A1
公开(公告)日：2022-05-19
申请号：PCT/US2021/051324
申请日：2021-09-21
申请人： INTEL CORPORATION
发明人： DAS SHARMA, Debendra
IPC分类号： G06F13/364 , G06F13/42 , G06F13/362 , G06F13/40
摘要： An apparatus may comprise multiplexing circuitry to select an ingress lane from among a plurality of ingress lanes to couple to an egress lane; and retiming circuitry to retime a signal received on the selected ingress lane and transmit the retimed signal on the egress lane.

3. 发明申请

WO2021196874A1 监视器系统及其显示控制方法审中-公开
公开(公告)号：WO2021196874A1
公开(公告)日：2021-10-07
申请号：PCT/CN2021/074926
申请日：2021-02-02
申请人：京东方科技集团股份有限公司
发明人：马希通 , 李彦孚 , 段然 , 万海燕
IPC分类号： H04N7/18 , H04N5/04 , H04N5/265 , H04N5/445 , G06F13/362
摘要：本公开提出一种监视器系统及其显示控制方法，其中，监视器系统包括：控制模块，用于通过同一通道发送人机交互界面信息和背景图片信息至处理模块；处理模块，用于接收视频图像信息，并对视频图像信息、人机交互界面信息、背景图片信息进行处理，并输出目标图像信息至显示器；显示器，用于显示目标图像信息。该系统将背景图片信息存储于控制模块中，以能通过控制模块与处理模块之间的信息传输及处理，将目标图像信息显示在显示器上，实现对监视器系统的显示控制，不再依赖增设外部装置存储背景图片信息，避免了现有技术中存在的成本高、结构设计难、控制准确性低的问题。

4. 发明申请

WO2021109638A1 多天线通道装置及配置方法审中-公开
公开(公告)号：WO2021109638A1
公开(公告)日：2021-06-10
申请号：PCT/CN2020/111849
申请日：2020-08-27
申请人：深圳市中兴微电子技术有限公司
发明人：马虹霞 , 徐宏毅
IPC分类号： G06F13/362
摘要：一种多天线通道装置及配置方法。该装置包括：主控芯片和至少两块射频芯片，其中，所述主控芯片通过共享片选信号线与所述至少两块射频芯片的片选信号接口分别相连，设置为向目标射频芯片发送片选信号；所述主控芯片通过共享时钟信号线与所述至少两块射频芯片的时钟信号接口分别相连，设置为向目标射频芯片发送时钟信号；所述主控芯片通过共享数据线与所述至少两块射频芯片的数据接口分别相连，设置为根据自定义的通信协议格式，向所述目标射频芯片发送或从所述目标射频芯片接收目标串行数据。

5. 发明申请

WO2017056132A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2017056132A1
公开(公告)日：2017-04-06
申请号：PCT/JP2015/005013
申请日：2015-10-01
申请人：ルネサスエレクトロニクス株式会社
发明人：山中　翔 , 平木　俊行 , 堀田　義彦 , 入田　隆宏
IPC分类号： G06F13/362
CPC分类号： G06F13/1673 , G06F13/1605 , G06F13/362 , G06F13/4068 , G11C11/406
摘要：本発明に係る半導体装置は、複数のマスタ（１００）と、メモリコントローラ（４００ａ）と、複数のマスタ（１００）とメモリコントローラ（４００ａ）とを接続するバスと、複数のマスタ（１００）のＱｏＳ情報を格納するＱｏＳ情報レジスタ（６１０）と、メモリコントローラ（４００ａ）のバッファ（４０１）の空き情報に基づいて、アクセス権の権利付与可能数を計算する権利付与数制御部（６０２）と、ＱｏＳ情報レジスタ（６１０）のＱｏＳ情報、及び権利付与数制御部（６０２）からの権利付与可能数に基づいて、アクセス権の権利付与先のマスタ（１００）を選択する権利付与選択制御部（６０３ａ）と、権利付与選択制御部（６０３ａ）からのアクセス権が未付与であるマスタ（１００）のリクエストを通さないリクエスト発行制御部（２０１ａ）と、を備える。
摘要翻译：根据本发明的半导体器件设置有：多个主器件（100）; 存储器控制器（400a）; 将多个主机（100）连接到存储器控制器（400a）的总线; 存储关于所述多个主设备（100）的QoS信息的QoS信息寄存器（610）。基于关于存储器控制器（400a）的缓冲器（401）的可用空间信息，控制用于控制被许可的权限数量的单元（602），其计算可以授予的访问权限的最大数量。权利授权选择控制单元，其基于QoS信息寄存器（610）中的QoS信息，并且可以基于可以允许的访问权限的最大数量来选择被授予访问权限的主（100）从单位（602）获得，用于控制被授予的权利数量; 以及请求发放控制单元（201a），其防止由权利授权选择控制单元（603a）未被授予访问权限的任何主人（100）发出的请求的通过。

6. 发明申请

WO2013145062A1 バスアクセス調停回路およびバスアクセス調停方法审中-公开
标题翻译： BUS ACCESS ARBITER AND METHOD FOR ARBITRATING BUS ACCESS
公开(公告)号：WO2013145062A1
公开(公告)日：2013-10-03
申请号：PCT/JP2012/008347
申请日：2012-12-27
申请人：日本電気株式会社 , 竹内俊樹
发明人：竹内　俊樹
IPC分类号： G06F13/362
CPC分类号： G06F13/362 , G06F13/4068
摘要：　転送スループットが劣化せず、かつ、ワーストケースのサイクル保障も可能とすることを課題とする。バスアクセス調停回路（３００）は、アクセスモード判定部（１００）とラウンドロビン調停部（２００）を備える。アクセスモード判定部（１００）は、複数のマスタＭ０、Ｍ１からのバスアクセスが発生する場合に、接続される各マスタのアクセスモードが連続アクセスモードかシングルアクセスモードであるかを判定する。ラウンドロビン調停部（２００）は、アクセスモードに応じて、バスアクセスを調停するアクセス調停方式を動的に切り替える。アクセスモード判定部（１００）は、アクセス間隔カウント部（１０）、連続アクセス回数カウント部（２０）、判定したアクセスモードの状態をマスタごとに格納しておくアクセスモード状態レジスタ（４０）を備え、アクセス間隔と連続アクセス回数に基づいて、アクセスモードの状態を更新する。
摘要翻译：本发明解决了在最坏情况下性能保证时钟周期并且不降低传输吞吐量的问题。总线访问仲裁器（300）设置有访问模式判断部分（100）和循环仲裁部分（200）。当从多个主机（M0，M1）产生总线访问时，访问模式判断部分（100）确定连接的主机的访问模式是顺序访问模式还是单次访问模式。循环仲裁部分（200）根据访问模式动态地切换用于仲裁总线访问的访问仲裁方案。访问模式判断部分（100）设置有访问间隔计数器（10），顺序访问计数器（20）和用于存储每个主机的所确定的访问模式状态的访问模式状态寄存器（40），并且更新基于访问间隔和顺序访问次数的访问模式状态。

7. 发明申请

WO2013140656A1 データ処理装置、半導体外観検査装置、およびデータ容量増加抑制方法审中-公开
标题翻译：数据处理装置，半导体外部检查装置和数据量增加方法
公开(公告)号：WO2013140656A1
公开(公告)日：2013-09-26
申请号：PCT/JP2012/078370
申请日：2012-11-01
申请人：株式会社日立ハイテクノロジーズ
发明人：桜井　祐市 , 鳥羽　忠信 , 飯泉　謙 , 平野　克典 , 大坂　英樹
IPC分类号： G06F13/38 , G06F13/362 , G06F15/173 , G06T1/00
CPC分类号： G06F13/1673 , G06F13/36 , G06T1/20
摘要：　一時的なネットワーク混雑が発生した時、バッファオーバフローを防いで処理を継続することができるデータ処理装置を提供する。　本発明に係るデータ処理装置は、バッファからプロセッサエレメントに対する同じデータの再送要求が所定回数連続して発生したときは、バッファが溢れる可能性があると判定し、バッファに蓄積されるデータ容量の増加を抑える（図１参照）。
摘要翻译：提供了一种数据处理装置，当发生临时网络拥塞时，可以避免缓冲器溢出并维持处理。当从缓冲器重发相对于处理器元件的相同数据的请求连续发生规定次数时，根据本发明的数据处理装置确定可能发生缓冲器溢出并且抑制增加在缓冲器中累积的数据量。

8. 发明申请

WO2012093475A1 情報転送装置および情報転送装置の情報転送方法审中-公开
标题翻译：信息传输设备的信息传输方法和信息传输设备的信息传输方法
公开(公告)号：WO2012093475A1
公开(公告)日：2012-07-12
申请号：PCT/JP2011/050066
申请日：2011-01-05
申请人：富士通株式会社 , 薩田誠司 , 岡本享 , 岩見義和
发明人：薩田　誠司 , 岡本　享 , 岩見　義和
IPC分类号： G06F13/362
CPC分类号： G06F11/3065 , G06F11/0745 , G06F11/0757
摘要：　ＢｕｓＩＦ（１０）は、データを一時的に記憶する回避用バッファ（２１）を有する。そして、ＢｕｓＩＦ（１０）は、システムコントローラ（３０）からリード要求を受信した場合には、レジスタ群（２５）からリード要求の対象となるデータを取得する。ここで、ＢｕｓＩＦ（１０）は、リード要求を受信してから所定の時間が経過する前にデータを取得できなかった場合には、システムコントローラ（３０）にデータの送信に失敗した旨を通知し、その後取得したデータを回避用バッファ（２１）に格納する。その後、ＢｕｓＩＦ（１０）は、送信に失敗したデータに対するリード要求のリトライを受信してから所定の時間が経過する前に、再度データを取得できなかった場合には、回避用バッファ（２１）に格納されたデータをシステムコントローラ（３０）へ送信する。
摘要翻译：总线接口（10）包括临时存储数据的旁路缓冲器（21）。如果总线接口（10）从系统控制器（30）接收到读取请求，则总线接口（10）从寄存器组（25）获取读取请求数据。此时，如果总线接口（10）在从接收到读取请求经过预定的时间之前不能获取数据，则总线接口（10）向系统控制器（30）通知传输数据已经失败，并将随后获取的数据存储在旁路缓冲器（21）中。此后，如果总线接口（10）在从接收到发送失败的数据的重试请求经过预定时间之前再次不能获取数据，则总线接口（10）发送数据存储在旁路缓冲器（21）中的系统控制器（30）。

9. 发明申请

WO2011089660A1 バス調停装置审中-公开
标题翻译：总线仲裁设备
公开(公告)号：WO2011089660A1
公开(公告)日：2011-07-28
申请号：PCT/JP2010/003536
申请日：2010-05-26
申请人：パナソニック株式会社 , 前田剛志 , 住田守 , 橋本幸吉 , 松下正寿
发明人：前田剛志 , 住田守 , 橋本幸吉 , 松下正寿
IPC分类号： G06F13/372 , G06F13/36 , G06F13/362
CPC分类号： G06F13/364
摘要：　調停回路１０８は、低レイテンシが求められるＣＰＵ等のマスタ１０１からのリードライト要求を一定間隔で受け付けることで、マスタ１０１が低レイテンシでメモリアクセスを行う。広帯域が求められるＤＭＡコントローラ等のマスタ１０２，１０３には、マスタ１０１が使用しない残りの帯域を割り当てることで、必要な帯域が確保される。調停回路１０８は、スレーブ１１８内のバッファ１１９にリードライト要求が滞留している状況下では、優先度の低いマスタ１０２，１０３からのリードライト要求の受理を抑制する。したがって、特定のマスタからの要求を低レイテンシでスレーブに伝送できると共に、他のマスタに必要な帯域を確保可能なバス調停装置を提供できる。
摘要翻译：公开了一种总线仲裁装置，其能够以低延迟将请求从指定主机传送到从机，并且确保其他主机所需的带宽。仲裁电路（108）以给定的时间间隔从CPU或其他主机（101）接收读/写请求，为此需要低等待时间。因此，主机（101）执行低延迟存储器访问。通过将主机（101）不使用的额外带宽分配给需要宽带的DMA控制器或其他主机（102,103）来确保宽带所需的带宽。当在从机（118）中的缓冲器（119）上停止读/写请求时，仲裁电路（108）约束来自主机（102,103）的低优先级读/写请求的接收。

10. 发明申请

WO2011077413A1 MEMORY MANAGEMENT SYSTEM OFFERING DIRECT AS WELL AS MANAGED ACCESS TO LOCAL STORAGE MEMORY 审中-公开
标题翻译：内存管理系统提供直接管理访问本地存储内存
公开(公告)号：WO2011077413A1
公开(公告)日：2011-06-30
申请号：PCT/IB2010/056072
申请日：2010-12-24
申请人： ST-ERICSSON SA , VAN HOLDER, Han , RAZZELL, Charles , LIANG, Lixin , LEE, Chee Ee , TJIA, Jerome , VAN ROOSMALEN, Marcel
发明人： VAN HOLDER, Han , RAZZELL, Charles , LIANG, Lixin , LEE, Chee Ee , TJIA, Jerome , VAN ROOSMALEN, Marcel
IPC分类号： G06F13/362 , G06F13/38
CPC分类号： G06F13/362 , G06F13/385
摘要： An Accelerated Storage Controller (ASC) (18) in an electronic device (10) allows both conventional (slower) application processor (12) to memory interfaces (14) to be employed transparently to existing software, while also allowing software configuration to realize an accelerated storage architecture on demand. Some use cases for the electronic device (10) do not require accelerated storage, and a bypass mode does not require any modification to existing software. Other use cases (such as fast download of multiple gigabytes of media) benefit from an accelerated storage architecture offloading transfer from the electronic device application processor (12), but could also work with the traditional processor (12) to memory interface (14), at the cost of slower downloads. Embodiments of the present invention provide for both these possibilities in a software-configurable architecture. Furthermore, a number of other connectivity options are provided under software control to optimize performance and connectivity for different use case scenarios.
摘要翻译：在电子设备（10）中的加速存储控制器（ASC）（18）允许传统的（较慢的）应用处理器（12）到存储器接口（14）被透明地应用于现有软件，同时还允许软件配置来实现加快存储架构的需求。电子设备（10）的一些用例不需要加速存储，旁路模式不需要对现有软件进行任何修改。其他用例（例如快速下载多千兆字节的媒体）受益于从电子设备应用处理器（12）卸载传输的加速存储架构，但是也可以与传统处理器（12）一起工作到存储器接口（14），以较慢的下载为代价。本发明的实施例在软件可配置架构中提供这两种可能性。此外，在软件控制下还提供了许多其他连接选项，以优化不同用例场景的性能和连接性。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式